[发明专利]改善低介电材料层与氮氧化硅层之间介面的方法有效

申请号：	201710355804.7	申请日：	2017-05-05
公开（公告）号：	CN108807262B	公开（公告）日：	2022-04-22
发明（设计）人：	杨风波	申请（专利权）人：	联芯集成电路制造（厦门）有限公司;联华电子股份有限公司
主分类号：	H01L21/768	分类号：	H01L21/768
代理公司：	北京市柳沈律师事务所 11105	代理人：	陈小雯
地址：	361101 福建***	国省代码：	福建;35
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摘要：
搜索关键词：	改善低介电材料氧化之间介面方法
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【说明书】：

本发明公开一种改善低介电材料层与氮氧化硅层之间介面的方法，其步骤包含形成一低介电材料层以及在所述低介电(low‑k)材料层上形成与其接触的一氮氧化硅(SiON)层，其中形成所述氮氧化硅层的步骤包含先对所述低介电材料层的表面进行一原位氦处理，接着在同一制作工艺腔体中形成所述氮氧化硅层。

技术领域

本发明涉及一种半导体制作工艺，特别是涉及一种改善低介电材料层与上层之间的介面的方法。

背景技术

半导体元件的尺寸在其发明以来的数十年间急遽地缩小，现今半导体工厂所制作元件的特征尺寸主流为14纳米或16纳米，未来不久工厂就会开始生产尺寸更小的元件。为了要进一步缩小集成电路上的元件尺寸，业界必须要使用低阻值导电材料与低介电常数绝缘体。低介电常数薄膜特别适合用作为金属沉积前介电层(pre-metal dielectric，PMD)以及金属间介电层 (inter-metal dielectric，IMD)来减少互连金属的RC时间延迟，避免不同金属层之间的串扰，以及降低元件的能耗。以传统化学气相沉积(CVD)方式沉积的未掺杂的氧化硅膜的介电常数(k)约为4.0至4.2，一般低介电材料的介电常数小于3.9上下，而超低介电常数(ultra low-k)材料的介电常数甚至可低至2.6 以下。

低介电常数材料的缺点在于其与上下层结构之间的粘着性不佳，容易有脱层的问题发生。此外，如图1所示，当其上下层结构的强度与低介电常数材料的强度相差过大时，进行蚀刻制作工艺后吃出侧壁轮廓会有不平整的情形发生。以上问题都会影响到元件的电性表现。

目前业界中有对低介电常数层进行等离子体处理来改善上述问题的现有作法。然而，该些做法并无法有效改善侧壁轮廓不平整的问题，特别是对于超低介电常数材料。为此，目前业界仍需改进现有低介电常数层的相关制作工艺来改善该问题。

发明内容

为了改善上述现有问题，本发明提出了一种低介电材料层的制作工艺，其特点在于通过原位的(in-situ)氦等离子体处理来改善低介电材料层与上层之间的介面性质，可改善脱层以及轮廓不平整的问题，并同时具有减少制作工艺步骤与成本以及降低杂质污染风险的功效。

本发明的其中一目的在于提供一种改善低介电材料层与氮氧化硅层之间介面(界面)的方法，其步骤包含形成一低介电材料层，以及在低介电材料层上形成与其接触的一氮氧化硅层，其中形成该氮氧化硅层的步骤包含先对低介电材料层的表面进行一原位氦处理，接着在同一制作工艺腔体中形成氮氧化硅层。

本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后将变得更为显见。

附图说明

图1为现有技术中低介电材料层与上层结构之间的介面处容易发生不平整缺陷的截面示意图；以及

图2至图6为本发明改善低介电材料层与氮氧化硅层之间介面的方法的各个步骤流程的截面示意图。

主要元件符号说明

100 基底

102 导电层