[发明专利]集成电路

说明书

技术领域

本揭露是关于一种静态随机存取记忆体电路结构及其制造方法，特别是关于鳍式场效晶体管的静态随机存取记忆体电路结构及其制造方法。

背景技术

在深次微米集成电路设计中，嵌入式静态随机存取记忆体(SRAM)装置已经成为高速通讯、图像处理与系统芯片(SOC)产品的主流储存单元。举例来说，诸如鳍式场效晶体管(FinFET)的鳍式晶体管被导入制程中以代替平面晶体管并用以形成静态随机存取记忆体(SRAM)装置。鳍式晶体管具有与顶表面以及相对侧壁相关联的通道(称为鳍式通道)。鳍式通道具有由顶表面以及相对侧壁定义的总通道宽度。在例如20nm或更大的先进技术节点中，鳍式场效晶体管(FinFET)由于其较低的漏电流而较平面晶体管有利。

然而，由鳍式场效晶体管(FinFET)形成的静态随机存取记忆体(SRAM)装置面临与日俱增的降低功率消耗与提升速度的要求。举例来说，在系统芯片(SOC)的应用中，为了降低功率消耗，当处于睡眠模式或低功率模式时，可减少或关闭逻辑电路的操作电压以节省功率。然而，在如此的系统芯片(SOC)应用中，例如中央计算单元(CPU)、移动加速处理单元(APU)的处理器可以保持在休眠模式下操作并且需要存取例如1级(L1)数据快取记忆体、1级(L1)指令快取记忆体的1级(L1)快取记忆体。因此，在1级(L1)快取静态随机存取记忆体(SRAM)装置中使用的静态随机存取记忆体(SRAM)装置的操作电压可以影响处理器的操作电压与总功率消耗。然而，静态随机存取记忆体(SRAM)装置的操作电压的降低可以导致静态随机存取记忆体(SRAM)单元稳定性问题。除此之外，调谐静态随机存取记忆体(SRAM)单元的鳍式场效晶体管(FinFET)的阈值电压可以是有挑战性的。鳍式场效晶体管(FinFET)的较薄通道区导致较少的通道掺杂物灵敏度，这限制了阈值电压调谐范围。虽然可以透过大量地掺杂鳍式场效晶体管(FinFET)的通道区域来达到更高的阈值电压，但是这种重度掺杂可以显著地降低静态随机存取记忆体(SRAM)单元中的晶体管对之间的阈值电压失配性能、增加漏电流，并导致更差的装置变化以及低电压操作中的错误。

因此，期望有新的结构及方法以解决上述问题。

发明内容

本揭露的一实施例为一种集成电路，其特征在于，包含第一静态随机存取记忆体(SRAM)单元与第二静态随机存取记忆体单元。第一静态随机存取记忆体单元位于半导体基板上，上述第一静态随机存取记忆体单元包含第一上拉装置与第二上拉装置、第一下拉装置与第二下拉装置、第一通道闸装置(pass-gate devices)与第二通道闸装置、读取下拉装置以及读取通道闸装置。第一下拉装置与第二下拉装置与第一上拉装置及第二上拉装置形成第一交叉耦合反相器与第二交叉耦合反相器以储存数据。第一通道闸装置与第二通道闸装置与第一交叉耦合反相器及第二交叉耦合反相器配置以写入数据。读取下拉装置与第一交叉耦合反向器相耦接。读取通道闸装置与读取下拉装置相耦接，以读取数据。第二静态随机存取记忆体单元，位于半导体基板上，上述第二静态随机存取记忆体单元包含第三上拉装置与第四上拉装置、第三下拉装置与第四下拉装置以及第三通道闸装置与第四通道闸装置。第三下拉装置与第四下拉装置与第三上拉装置及第四上拉装置形成第三交叉耦合反相器与第四交叉耦合反相器以储存数据；第三通道闸装置与第四通道闸装置与第三交叉耦合反相器与第四交叉耦合反相器配置以存取数据。上述第一上拉装置的栅极包含具有第一功函数的第一功函数层；上述第一下拉装置的栅极包含具有第二功函数的第二功函数层，且第二功函数不同于第一功函数；上述第三上拉装置的栅极包含具有第三功函数的第三功函数层，且第三功函数不同于第一功函数与第二功函数。

附图说明

图1是根据本揭示的一些实施例所绘示的集成电路的示意图；

图2A是根据本揭示的一些实施例所绘示的双端口静态随机存取记忆体单元的示意图；

图2B是根据本揭示的一些实施例所绘示的单端口静态随机存取记忆体单元的示意图；

图3是根据本揭示的一些实施例所绘示的制造集成电路的方法的流程图；

图4A是根据本揭示的一些实施例所绘示的双端口静态随机存取记忆体单元的俯视图；

图4B是根据本揭示的一些实施例所绘示的图4A的双端口静态随机存取记忆体单元的一部分的横截面图；

图5A是根据本揭示的一些实施例所绘示的单端口静态随机存取记忆体单元的俯视图；