[发明专利]半导体器件的制造方法及衬底处理装置有效
申请号: | 201710368871.2 | 申请日: | 2017-05-23 |
公开(公告)号: | CN107393800B | 公开(公告)日: | 2019-03-08 |
发明(设计)人: | 竹田刚 | 申请(专利权)人: | 株式会社国际电气 |
主分类号: | H01J37/32 | 分类号: | H01J37/32;H01L21/02 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 陈伟;刘伟志 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 半导体器件 制造 方法 衬底 处理 装置 | ||
提供一种半导体器件的制造方法及衬底处理装置,能够抑制等离子体带来的影响。具有:处理室,其对衬底进行处理;衬底支承部,其支承衬底;气体供给部,其经由缓冲室向衬底供给气体;电极,其设于缓冲室的下游,形成与缓冲室连通的气体流路;绝缘部,其设于电极的下游,具有与气体流路相邻的第1孔;分散部,其设于绝缘部的下游,具有多个第2孔,该第2孔与第1孔相邻并且与气体流路连通,并具有等离子体生成区域;电力供给部,其与电极连接;以及控制部,其控制气体供给部和电力供给部,以对绝缘部的下游侧、且等离子体生成区域供给电力,并在等离子体生成区域生成气体的等离子体。
技术领域
本发明涉及半导体器件的制造方法及衬底处理装置。
背景技术
随着以大规模集成电路(Large Scale Integrated Circuit:以下记作LSI)、DRAM(Dynamic Random Access Memory,动态随机存取存储器)、闪存(Flash Memory)等为代表的半导体器件的高集成化,电路图案和在制造过程中形成的结构物的微细化不断推进。在半导体器件的制造工序中,作为实现微细化的处理,进行使用了等离子体的处理。例如,具有专利文献1所记载的技术。
在先技术文献
专利文献
专利文献1:日本特开2015-092533
发明内容
在等离子体处理中,存在于等离子体中的离子有时会对形成于衬底的膜、结构物带来影响。
因此,在本发明中,以能够抑制等离子体带来的影响为目的。
根据一个方式,提供一种技术,具有:处理室,其对衬底进行处理;衬底支承部,其支承衬底;气体供给部,其经由缓冲室向衬底供给气体;电极,其设于缓冲室的下游,形成与缓冲室连通的气体流路;绝缘部,其设于电极的下游,具有与气体流路相邻的第1孔;分散部,其设于绝缘部的下游,具有多个第2孔,该第2孔与第1孔相邻并且与气体流路连通,并具有等离子体生成区域;电力供给部,其与电极连接;以及控制部,其控制气体供给部和电力供给部,以对绝缘部的下游侧、且等离子体生成区域供给电力,并在等离子体生成区域生成气体的等离子体。
发明效果
根据本发明的技术,能够抑制等离子体带来的影响。
附图说明
图1是本发明的一个实施方式的衬底处理装置的概略结构图。
图2是本发明的一个实施方式的电极部件的概略结构图。
图3是本发明的一个实施方式的电极部件的概略结构图。
图4是本发明的其他实施方式的衬底处理装置的概略结构图。
图5是本发明的一个实施方式的气体供给系统的概略结构图。
图6是本发明的一个实施方式的衬底处理装置的控制器的概略结构图。
图7是表示本发明的一个实施方式的衬底处理工序的流程图。
图8是本发明的一个实施方式的衬底处理工序的时序例。
图9是本发明的一个实施方式的等离子体生成量的反馈控制的框线图。
图10是本发明其他实施方式的电极部件的概略结构图。
附图标记说明
200 晶片(衬底)
201 处理室
202 处理容器
212 衬底载置台
213 加热器
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