[发明专利]模块并入前进行天线效应检查的方法

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及一种模块并入前进行天线效应检查的方法。

背景技术

IP(Intellectual Property)即知识产权，在集成电路(Integrated Circuit，简称IC)设计中，IP指可以重复使用(Reuse)的具有自主知识产权功能的集成电路设计模块。这些模块具有性能高、功耗低、技术密集度高、知识产权集中、商业价值昂贵等特点，可以整合到集成电路设计芯片中以缩短开发时间。随着集成电路制造技术的进步，多功能芯片甚至系统单芯片(System-On-a-Chip，简称SOC)已成为集成电路设计的主流，而为了满足更好、更快、更便宜的需求，IP模块的重复使用已经是市场的潮流，是集成电路设计产业的最关键产业要素和竞争力体现。现今的集成电路芯片大多会包含至少一个以上的IP模块，集成电路设计人员可以根据各种不同的IP模块，设计出符合各种不同需求的芯片。

在当前的集成电路设计过程，集成电路代工厂(Foundry)或者第三方芯片设计者会根据客户提供的包含金属引脚(metal pin)的平面版图(phantom view)在空的电路仿真软件模型(spice model)文件中规划电路设计图，即物理版图layout设计，在规划电路设计时，设计者首先会在客户提供的产品电路版图上预留出每个IP模块的位置，该预留位置称为phantom。当芯片电路设计完成后，Foundry还需要将完成的IP模块并入到整个芯片的电路布局中，即进行模块并入(IP merge)，以使产品数据完整，再去流片。

由于在Foundry生产制造集成芯片(Wafer)过程(即流片)中，因为等离子注入、等离子刻蚀等工艺的关系，大量的电荷积累可能会通过芯片表面露出的导体层传输到门级区域，导致门级氧化膜受损，影响器件的成品率，这一现象被称为“天线效应”。为避免天线效应，Foundry在进行IP merge工作之前，通常需要通过提供IP模块的Antenna.lef文件(一种记录了IP模块的天线效应信息的库交换格式文本文件，简称ANT.lef)给客户，所述ANT.lef文件中包含了IP模块PIN端的各层的面积(即IP模块出PIN层的各层面积)，如图1所示，客户通过自动布局布线(Place&Route，PR)工具读取ANT.lef文件，该PR工具将这些面积值与客户GDS(一种版图数据的格式)文件中同一节点对应层的面积相加，然后进行Antenna检查(即天线效应检查，属于版图设计规则检查范围)，以确定客户GDS文件在进行IP Merger之后是否还满足Antenna要求。这种方式下，如果客户不在PR工具中进行自动布局布线，而是通过手动方式布局布线，就很难实现IP Merge之前的Antenna检查，由此会导致Foundry IP merge合成完整数据后发现大量的天线效应问题(Antenna Violation)。

发明内容

本发明的目的在于提供一种模块并入前进行天线效应检查的方法，能够直接提供给客户一个含有IP天线效应信息且客户方可直接用于天线设计规则检查的数据文件，使客户方即使不使用自动布局布线，也能够在代工厂模块并入前进行天线效应检查。

为解决上述问题，本发明提出一种模块并入前进行天线效应检查的方法，包括以下步骤：

至少识别出IP模块版图中用于天线效应检查的引脚以及所述引脚所连接的金属层和栅极层；

至少将所述引脚以及引脚所连接的金属层和栅极层抽取出来，生成一个能够被客户的布局布线工具读取的格式文件，提供给所述客户；

所述客户通过所述布局布线工具读取所述格式文件，以进行天线效应检查。

可选的，识别出所述IP模块版图中所有的引脚以及所述引脚所连接的金属层和栅极层。

可选的，所述栅极层为多晶硅层。

可选的，识别所述IP模块版图的时，还识别出所述IP模块版图中所有的有源层和附加层。

可选的，所述有源层包括所述引脚所连接的MOS管的有源层，所述附加层包括所述引脚所连接的导电接触、通孔和给衬底设定电位的衬底连接层。

可选的，将所述引脚以及引脚所连接的金属层和栅极层抽取出来时，以所述引脚为起点，自上而下地沿着连接所述引脚的线路，将与天线效应有关的层都抽取出来。

可选的，所述格式文件的生成过程包括：

定义所述引脚的文本标记层；

定义所述引脚所连接的MOS管源漏端、衬底连接端、栅端、导电接触、金属层以及通孔；