[发明专利]非易失性存储器的电荷泵电路

说明书

本发明公开了一种非易失性存储器的电荷泵电路，电荷泵电路同时包括正负压电荷泵；负压电荷泵中包括一个负压建立完成信号产生电路，启动过程中，当第三负电压达到目标值时，负压建立完成信号产生电路输出的负压建立完成信号有效；正压电荷泵中包括第二正电压建立控制电路，启动时，第一正电压开始启动并启动到目标值，第二正电压建立控制电路输入所述负压建立完成信号，在负压建立完成信号有效之前，第二正电压保持为0V；在负压建立完成信号有效后，第二正电压开始启动并启动到目标值。本发明通过将第二正电压的启动时序放置在第三负电压建立完成之后，能减少第三负电压在启动阶段的负载。

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种非易失性存储器(NVM)的电荷泵电路。

背景技术

如图1所示，是现有非易失性存储器如快闪(FLASH)式存储器的电压示意图；非易失性存储器在工作过程中需要使用多种电压，如正高压(VPOS)，正压(VBL)和负压(VNEG)。电压VPOS、VBL和VNEG提供给非易失性存储器的存储阵列(array)101，同时存储阵列101作为产生电压VPOS、VBL和VNEG的电荷泵(pump)的负载(loading)。存储阵列101由多个存储单元(cell)进行行和列的排列形成。所述存储阵列的存储单元包括所述存储管102和选择管103，同一所述存储单元的所述存储管102的源极连接所述选择管103的漏极，同一行的各所述存储管102的栅极都连接相同行的第一字线WLS，同一行的各所述选择管103的栅极都连接相同行的第二字线WL，同一列的各所述存储管102的漏极都连接相同列的所述位线Bl，各所述选择管103的源极都连接到源线SL，由于存储阵列由多行和多列，故第一字线和第二字线也分别有多行，每一行都分别包括一根第一字线WLS和一个第二字线WL，图1中在WLS后加[x]以及在WL后加[x]表示x-1行对应的WLS或WL，x是整数，图1中显示了两行，对应的x分别为0和1。同理，存储阵列的每一列都包括一根位线BL，图1中显示了两根位线BL，且在BL后加[even]表示偶数列对应的位线，加[odd]表示奇数列对应的位线。

电压VPOS、VBL和VNEG在建立过程中，不仅会对存储单元的寄生电容的充电，也存在一些管子的漏电(leakage)，例如块模式(Bulk)下的编程(PRG)模式下,存储单元的管子的漏电与Cell本身需要的电荷充电会引起的电压VNEG的较大的负载电流即大电流，而当大电流维持在远大电荷泵能力的极限之外时，则电荷泵可能存在建立时间过长或者建立失败的风险。现以一个具体实例说明一下电荷泵的负载电流，参考如下表一所示，在Flash BulkPRG模式下的电压取值为：

所有的第二字线WL电压都为负压VNEG，如负压VNEG取-4.3V。

所有的第一字线WLS电压都为正高压VPOS，如正高压VPOS取7.2V。

各存储管102和选择管103的衬底连接的电压即衬底电压VBPW为负压VNEG。

定义编程写入1，位线BL[0]的电压为负压VNEG，这里偶数even表示0，表示第0列加负压VNEG后会写入1。

定义编程写入0，位线BL[1]的电压为正压VBL，如正压VBL取1.2V，这里偶数odd表示1，表示第1列加正压VBL后会写入0。

源线SL浮置(float)。

表一