[发明专利]一种芯片降扰结构及其制作方法

说明书

技术领域

本发明主要涉及属于高速走线互连设计领域，尤其涉及一种芯片降扰结构及其制作方法。

背景技术

在Server产品设计时，为降低产品开发成本及提升市场竞争力，板卡设计思路通常是高密多功能高速IO总线扩展，同时，信号速率也逐渐提升，如目前以陆续开发25Gbps速率以上的产品。信号速率的提升，会加快芯片输出信号的边沿斜率，而信号斜率变快，将缩短信号串扰的耦合饱和长度，从而使信号在较短的耦合传输长度下，即可使相邻受害线达到最大的串扰噪声幅度。

对于芯片端来看，由于芯片BGA处的空间结构紧密，正如上文所说，当信号速率大幅提升时，其高速信号在芯片Pinout段处将很快达到耦合饱和长度，即高速信号在芯片输出端就产生较大的串扰噪声，而此串扰噪声将会严重影响高速信号传输质量，造成信号传输误码率提高，从而，引起系统运行宕机或HDD硬盘掉盘等功能异常风险几率增大。

如图1所示，为降低芯片Pinout处的串扰噪声，芯片pad设计时在高速差分Pin引脚周围都会设计上一些对应的GND Pin引脚，以此用来作为高速走线的回流到芯片内部的通路和屏蔽芯片BGA处各高速差分Pin引脚之间的串扰影响两项作用。

传统的做法是：芯片端各自GND引脚直接引出走线，打GND过孔与叠层中的GND平面层相连。通过信号仿真分析，发现此设计方式在信号速率12Gbps以下时，对高速信号串扰影响抑制的效果良好，但当速率大幅提升时，传统方法抑制串扰的效果不佳。

发明内容

为了解决上述问题，本发明提供了一种降低芯片Pinout端高速走线串扰影响的方法，利用芯片本身GND Pin引脚进行互连设计优化，以形成完整的GND屏蔽罩，以此降低信号高速传播时，芯片端不同差分引脚之间的串扰幅度，因而提升信号传输质量。

本发明采用以下技术方案：

一种芯片降扰结构，该降扰结构包括一条Trace走线，所述的Trace走线将芯片端各GND Pin引脚连为一体且Trace走线上设有若干连通GND平面的GND VIA。

进一步的，所述的Trace走线采用厚度1.9mil、宽度10mil的铜箔。

进一步的，所述GND VIA过孔的尺寸为VA18D9，其中，VA18表示过孔圆形pad的直径尺寸为18mil，D9表示过孔圆形孔洞的直径尺寸为9mil。

为了得到上述段落中描述的芯片降扰结构，本发明还提出了一种芯片降扰结构的制作方法，其特征在于，所述的方法包括以下步骤：

步骤1：在PCB板上，寻找芯片端各GND Pin引脚；

步骤2：将步骤1中寻找的各GND Pin引脚用Trace走线互连起来；

步骤3：在Trace走线上加打若干GND VIA与叠层中各GND平面进行互连。

进一步的，步骤2中，Trace走线的路径选择标准为：将芯片内高速差分P和N引脚Pad和其对应的差分过孔，然后通过旁边的芯片GND引脚pad，GND放置过孔及GND Trace将其通过四周整体包围住。

进一步的，步骤3中，GND VIA的打孔标准为：将BGA芯片处高速差分pad四周的芯片GND Pad用Trace走线进行互连，并在三个GND Pad引脚位置，增加一个GND VIA，使其与相邻的GND平面互通，同时，此高速互连处，尽量避免走单端线，以免较多的单端走线布线时，占据此部分空间，造成GND VIA无位置添加。

本发明的有益效果是：

利用芯片本身GND Pin引脚进行互连设计优化，以形成完整的GND屏蔽罩，以此降低信号高速传播时，芯片端不同差分引脚之间的串扰幅度，因而提升信号传输质量及系统长期运行时的稳定性。

附图说明

图1为原始芯片端高速线周围GND引脚的连接方式示意图；

图2为利用本发明改善后芯片端高速线周围GND引脚的连接方式示意图；

图3为本发明制作方法的流程图；

图4为改善前后，芯片端高速引线之间的频域串扰波形对比图；

图5为原始芯片端GND引脚连接方式下，其时域信号眼图测试波形图；

图6为改善后芯片端GND引脚连接方式下，其时域信号眼图测试波形图。

具体实施方式