[发明专利]列车及用于列车的多路I/O输出控制系统、方法

权利要求书

1.一种用于列车的多路I/O输出控制系统，其特征在于，包括：多个安全硬件电路、FPGA逻辑单元和控制单元，所述控制单元与所述FPGA逻辑单元之间进行相互通信，其中，

所述控制单元通过与所述FPGA逻辑单元进行通信向所述FPGA逻辑单元发送控制信息，其中，所述控制信息包括指令信息和地址信息；

所述FPGA逻辑单元包括多个输出通路，每个输出通路对应连接到一个安全硬件电路，所述FPGA逻辑单元用于根据接收到的指令信息生成相应的驱动信号，并对所述地址信息进行译码处理以获取所述多个输出通路中的一个进行输出，以及通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路；

其中，所述FPGA逻辑单元，包括：

逻辑判断电路，所述逻辑判断电路用于对所述地址信息进行译码处理以获取所述多个输出通路中的一个进行输出，并判断所述指令信息是否为输出驱动信号或关断驱动信号，以及在判断所述控制指令为输出驱动信号时输出第一使能信号，在判断所述控制指令为关断驱动信号时输出第二使能信号；

自检逻辑电路，所述自检逻辑电路与所述逻辑判断电路相连，所述自检逻辑电路包括自检计时器，所述自检逻辑电路用于在所述逻辑判断电路输出所述第一使能信号时控制所述自检计时器开始计时，以及在所述逻辑判断电路输出所述第二使能信号时控制所述自检计时器停止计时；

驱动电路，所述驱动电路与所述逻辑判断电路相连，所述驱动电路用于在所述逻辑判断电路输出所述第一使能信号时生成驱动信号，并通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路，以及在所述逻辑判断电路输出所述第二使能信号时停止生成所述驱动信号；

所述逻辑判断电路，还用于：

每隔第一预设时间判断在所述第一预设时间内是否接收到输出驱动信号的指令信息，并在接收到输出驱动信号的指令信息时，输出所述第一使能信号；

其中，所述自检逻辑电路还用于在每次接收到所述第一使能信号时控制所述自检计时器置零并重新计时。

2.如权利要求1所述的用于列车的多路I/O输出控制系统，其特征在于，所述自检逻辑电路，还用于：

在所述逻辑判断电路在所述第一预设时间内没有接收到输出驱动信号的指令信息时，判断所述自检计时器的计时时间是否达到第二预设时间，并在所述自检计时器的计时时间达到所述第二预设时间时生成关断脉冲信号，并将所述关断脉冲信号输出至所述逻辑判断电路，其中，所述第二预设时间大于所述第一预设时间；

其中，所述逻辑判断电路还用于根据所述关断脉冲信号输出第三使能信号至所述驱动电路，以使所述驱动电路停止生成所述驱动信号。

3.如权利要求1-2中任一项所述的用于列车的多路I/O输出控制系统，其特征在于，所述逻辑判断电路和所述自检逻辑电路输出的信号还传输至所述控制单元，以使所述控制单元获取所述控制系统的输出控制状态。

4.一种列车，其特征在于，包括如权利要求1-3中任一项所述的用于列车的多路I/O输出控制系统。

5.一种用于列车的多路I/O输出控制方法，其特征在于，所述控制方法采用如权利要求1-3中任一项所述的用于列车的多路I/0输出控制系统实现，具体包括以下步骤：

FPGA逻辑单元接收控制信息，其中，所述控制信息包括指令信息和地址信息；

所述FPGA逻辑单元根据接收到的指令信息生成相应的驱动信号，并对所述地址信息进行译码处理以获取所述多个输出通路中的一个进行输出；

所述FPGA逻辑单元通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路；

其中，所述FPGA逻辑单元根据接收到的指令信息生成相应的驱动信号，包括：

所述FPGA逻辑单元判断所述指令信息是否为输出驱动信号或关断驱动信号；

如果所述控制指令为输出驱动信号，则所述FPGA逻辑单元生成相应的驱动信号，并控制所述FPGA逻辑单元内置的自检计时器开始对输出驱动信号的时间进行计时；

如果所述控制指令为关断驱动信号，则FPGA逻辑单元停止生成相应的驱动信号，并控制所述自检计时器停止对输出驱动信号的时间进行计时。