[发明专利]存储器宏和半导体集成电路器件

权利要求书

1.一种存储器宏，所述存储器宏包括：

地址输入端子；

时钟输入端子；

数据输入输出端子；

存储器阵列，所述存储器阵列包括通过字线选择的多个存储器单元；

字线驱动电路；

数据输入输出单元，所述数据输入输出单元将所述存储器阵列中的数据输出到所述数据输入输出端子；以及

控制单元，

其中，所述控制单元包括暂时存储器电路和地址解码器，所述暂时存储器电路与从所述时钟输入端子输入的输入时钟信号同步地获取输入到所述地址输入端子中的输入地址信号，并且将所获取的所述输入地址信号输出作为内部地址信号，所述地址解码器基于所述内部地址信号输出地址解码信号，

其中，所述字线驱动电路基于所述地址解码信号，来选择并且驱动与所述存储器阵列的相关所述存储器单元对应的字线，

其中，所述数据输入输出单元将已经通过所述字线选择的所述存储器阵列的相关所述存储器单元中的所述数据输出到所述数据输入输出端子，

其中，所述存储器宏还包括输出所述内部地址信号的内部地址输出端子，以及

其中，所述暂时存储器电路包括：

第一锁存电路，当所述输入时钟信号处于第一逻辑电平时，所述第一锁存电路获取所述输入地址信号，并且当所述输入时钟信号处于与所述第一逻辑电平不同的第二逻辑电平时，所述第一锁存电路不考虑所述输入地址信号的值而保持已经获取的值作为第一内部地址信号，以及

第二锁存电路，当所述输入时钟信号处于所述第二逻辑电平时，所述第二锁存电路获取所述第一内部地址信号，并且当所述输入时钟信号处于所述第一逻辑电平时，所述第二锁存电路保持已经获取的值作为所述内部地址信号，并且

其中，将所述第一内部地址信号输入到所述地址解码器中。

2.根据权利要求1所述的存储器宏，

其中，所述暂时存储器电路包括锁存电路，当所述输入时钟信号处于第一逻辑电平时，所述锁存电路获取所述输入地址信号，并且当所述输入时钟信号处于与所述第一逻辑电平不同的第二逻辑电平时，所述锁存电路不考虑所述输入地址信号的值而保持已经获取的值作为所述内部地址信号，以及

其中，将所述内部地址信号输入到所述地址解码器中。

3.根据权利要求1所述的存储器宏，所述存储器宏还包括：

控制信号端子，将访问控制信号输入到所述控制信号端子中；以及

访问控制电路，

其中，所述暂时存储器电路包括：

第三锁存电路，当所述输入时钟信号处于所述第一逻辑电平时，所述第三锁存电路获取所述访问控制信号，并且当所述输入时钟信号处于所述第二逻辑电平时，所述第三锁存电路不考虑所述访问控制电路的值而保持已经获取的值作为第一访问控制信号，以及

第四锁存电路，当所述输入时钟信号处于第二逻辑电平时，所述第四锁存电路获取所述第一访问控制信号，并且当所述输入时钟信号处于所述第一逻辑电平时，所述第四锁存电路保持已经获取的值作为内部访问控制信号，以及

其中，所述控制单元基于所述第一访问控制信号，来控制对所述存储器阵列的访问，以及

其中，所述存储器宏还包括输出所述内部访问控制信号的内部访问控制信号输出端子。

4.根据权利要求3所述的存储器宏，

其中，所述访问控制信号包括使能信号，

其中，当所述使能信号已经被生效时，允许对所述存储器阵列的访问，

其中，所述第三锁存电路包括锁存电路，当所述输入时钟信号处于所述第一逻辑电平时，所述锁存电路获取所述使能信号，并且当所述输入时钟信号处于所述第二逻辑电平时，所述锁存电路不考虑所述使能信号的值而保持已经获取的值作为第一使能信号，以及

其中，当所述第一使能信号已经被无效时，所述控制电路停止将所述内部地址信号输出到所述内部地址输出端子。

5.根据权利要求1所述的存储器宏，

其中，所述控制单元还包括使用所述内部地址信号作为输入的异或电路，以及

其中，取代所述内部地址信号，将来自所述异或电路的输出的结果从所述地址输出端子输出。