[发明专利]具有动态重置功能的双边延时电路、芯片

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种具有动态重置功能的双边延时电路、芯片。

背景技术

在集成电路中，逻辑功能的时序和逻辑配合对控制功能有重要影响，这其中涉及不同时序和逻辑信号的延时，因而必要的时序和逻辑延时对逻辑控制，尤其一些实时监测和保护功能的逻辑控制有着重要作用。

在芯片设计中，有些逻辑判断和控制的时序需要经过精确延迟后执行，普通的RC延时电路由于受限于芯片上集成的电阻和电容的精度不高，同时又受限于工作电压和环境温度的影响，因此很难达到延时的精确控制，并且当出现尖峰和脉冲干扰时，容易出现误触发。

发明内容

为了解决现有技术的问题，本发明实施例提供了一种具有动态重置功能的双边延时电路、芯片。所述技术方案如下：

一方面，提供了一种具有动态重置功能的双边延时电路，包括依次连接的重置单元、分频单元和双边延时单元；

所述重置单元的输入端接入输入信号，在所述输入信号的上升沿或下降沿，所述重置单元的输出端产生脉冲信号并输出；

所述分频单元分别接入上电信号、时钟信号和所述脉冲信号，所述分频单元在接入所述上电信号时完成上电复位，所述分频单元在接入所述脉冲信号时对所述时钟信号分频，产生分频信号并输出；

所述双边延时单元分别接入所述分频信号和所述输入信号，所述双边延时单元在接入所述分频信号时，延时输出所述输入信号。

进一步的，所述重置单元包括依次连接的RC延时电路和异或门；

所述RC延时电路接入所述输入信号，并将经过延时的所述输入信号输出至所述异或门；

所述异或门分别接入所述输入信号和延时后的所述输入信号，所述异或门在所述输入信号的上升沿或下降沿输出所述脉冲信号。

进一步的，所述分频单元包括依次连接的第一与非门和多个DFF触发器；

所述第一与非门将接入的所述脉冲信号和所述上电信号进行与非逻辑处理，产生逻辑信号并输出至每个所述DFF触发器的复位输入端；

所述多个DFF触发器依次连接，其中，位于首端的DFF触发器的时钟信号输入端输入时钟信号，位于末端的DFF触发器的输出端输出所述分频信号，位于首尾端之间的DFF触发器中，前一个DFF触发器的输出端接后一个所述DFF触发器的时钟信号输入端。

进一步的，所述双边延时单元包括锁存单元、非门和延时DFF触发器；

所述锁存单元将接入的所述分频信号和所述脉冲信号进行锁存逻辑处理，产生逻辑信号并输出至所述非门；

所述非门将输入的逻辑信号进行取非的逻辑处理后，输出至所述延时DFF触发器；

所述延时DFF触发器接入所述输入信号和所述非门输出的逻辑信号，当所述延时DFF触发器被触发时，所述输入信号从其输出端输出。

另一方面，提供了一种芯片，包括芯片本体和双边延时电路，所述双边延时电路包括依次连接的重置单元、分频单元和双边延时单元；

所述重置单元的输入端接入输入信号，在所述输入信号的上升沿或下降沿，所述重置单元的输出端产生脉冲信号并输出；

所述分频单元分别接入上电信号、时钟信号和所述脉冲信号，所述分频单元在接入所述上电信号时完成上电复位，所述分频单元在接入所述脉冲信号时对所述时钟信号分频，产生分频信号并输出；

所述双边延时单元分别接入所述分频信号和所述输入信号，所述双边延时单元在接入所述分频信号时，延时输出所述输入信号。

进一步的，所述重置单元包括依次连接的RC延时电路和异或门；

所述RC延时电路接入所述输入信号，并将经过延时的所述输入信号输出至所述异或门；

所述异或门分别接入所述输入信号和延时后的所述输入信号，所述异或门在所述输入信号的上升沿或下降沿输出所述脉冲信号。

进一步的，所述分频单元包括依次连接的第一与非门和多个DFF触发器；

所述第一与非门将接入的所述脉冲信号和所述上电信号进行与非逻辑处理，产生逻辑信号并输出至每个所述DFF触发器的复位输入端；

所述多个DFF触发器依次连接，其中，位于首端的DFF触发器的时钟信号输入端输入时钟信号，位于末端的DFF触发器的输出端输出所述分频信号，位于首尾端之间的DFF触发器中，前一个DFF触发器的输出端接后一个所述DFF触发器的时钟信号输入端。

进一步的，所述双边延时单元包括锁存单元、非门和延时DFF触发器；