[发明专利]一种抗硬件木马集成电路设计方法及系统

权利要求书

1.一种抗硬件木马集成电路设计方法，其特征在于，所述方法包括：

将集成电路转换概率低于预设转换概率阈值的内部节点构成第一节点集合；

从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；

根据所述第二节点集合中内部节点数量选择对应的内部节点插入预设电路，包括：如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入预设电路；或者，但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入预设电路；所述预设电路包括二选一的多路选择器和一个扫描触发器；

比较插入预设电路后的集成电路的关键路径延时与原集成电路的关键路径延时，确定是否需要更换新的内部节点插入预设电路，包括：预设延时比例Ra；如果插入预设电路后的集成电路的关键路径延时大于原集成电路的关键路径延时与(1+Ra)的乘积，则舍弃原插入节点，更换新的内部节点插入预设电路；或者，如果插入预设电路后的集成电路的关键路径延时小于或等于原集成电路的关键路径延时与(1+Ra)的乘积，则不需要更换新的内部节点插入预设电路。

2.根据权利要求1所述的抗硬件木马集成电路设计方法，其特征在于，所述将集成电路转换概率低于预设转换概率阈值的内部节点构成第一节点集合，包括：

获取所述集成电路每个内部节点的信号概率；

根据所述信号概率获取集成电路内部节点的转换概率；

将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合。

3.根据权利要求1所述的抗硬件木马集成电路设计方法，其特征在于，所述从第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合，包括：

获取所述第一节点集合中最小信号概率的节点，构成第三节点集合；

获取所述第三节点集合中内部节点的逻辑深度；

将所述第三节点集合中的节点按照节点的逻辑深度进行排序，构成第四节点集合；

从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。

4.一种抗硬件木马集成电路设计系统，其特征在于，所述系统包括：

第一预处理模块，用于将集成电路转换概率低于预设转换概率阈值的内部节点构成第一节点集合；

第二预处理模块，用于从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；

插入处理模块，用于根据所述第二节点集合中内部节点数量选择对应的内部节点插入预设电路，所述预设电路包括二选一的多路选择器和一个扫描触发器；

判定模块，用于比较插入预设电路后的集成电路的关键路径延时与原集成电路的关键路径延时，确定是否需要更换新的内部节点插入预设电路；

所述插入处理模块包括：

第五获取单元，用于获取所述第二节点集合中内部节点数量；

插入处理单元，用于如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入预设电路；或者，但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入预设电路；

所述判定模块，包括：

预设单元，用于预设延时比例Ra；

判定处理单元，用于如果插入预设电路后的集成电路的关键路径延时大于原集成电路的关键路径延时与1+Ra的乘积，则舍弃原插入节点，更换新的内部节点插入预设电路；或者，如果插入预设电路后的集成电路的关键路径延时小于或等于原集成电路的关键路径延时与1+Ra的乘积，则不需要更换新的内部节点插入预设电路。

5.根据权利要求4所述的抗硬件木马集成电路设计系统，其特征在于，所述第一预处理模块包括：

第一获取单元，用于获取所述集成电路每个内部节点的信号概率；

第二获取单元，用于根据所述信号概率获取集成电路内部节点的转换概率；

处理单元，用于将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合。

6.根据权利要求4所述的抗硬件木马集成电路设计系统，其特征在于，所述第二预处理模块包括：

第三获取单元，用于获取所述第一节点集合中最小信号概率的节点，构成第三节点集合；

第四获取单元，用于获取所述第三节点集合中内部节点的逻辑深度；

第一排序单元，用于将所述第三节点集合中的节点按照节点的逻辑深度进行排序，构成第四节点集合；

第一选择单元，用于从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。