[发明专利]一种面向众核处理器的全局感知数据主动预取方法及系统

说明书

本发明公开了一种面向众核处理器的全局感知数据主动预取方法和系统，用于将一处理端需要的数据从一存储端预取出来并通过一传输端将预取出的数据传输至处理端，该方法在存储端设置有需求信息表，需求信息表中的每一信息条目分别记录有一线程的线程号num、该线程中正在执行的任务的优先级V_Priority以及该线程中的任务在最近时间T内的访存频率V_memory，该方法在存储端设置一渗透决策器，渗透决策器包括一忙闲感知单元、一决策计算单元以及一渗透执行单元，其中，忙闲感知单元实时侦测访存存储器端口及/或总线的忙闲端口的忙闲状态，决策计算单元用于根据每一任务的优先级V_Priority、访存频率V_memory以及预设的优先级权值m和访存频率权值n决定是否对任务进行数据渗透操作。

技术领域

本发明涉及数据预取技术领域，具体而言，涉及一种面向众核处理器的全局感知数据主动预取方法及系统。

背景技术

“存储墙”问题一直是影响计算机效能的挑战性问题。随着处理器体系结构技术的发展，处理器和存储器的速度差异不断的增大，同时大规模众核技术使得存储瓶颈更加严重。随着网络服务、人工智能及物联网等技术的迅猛发展，数据中心的并发用户数量从千万级发展到亿级规模，数据规模从目前的10PB(10¹⁶B)增加到海量的EB(10¹⁸B)级。这种由互联网发展带来的新型应用(以下称为高通量应用)已经成为数据中心的主要负载，其特征也从传统的浮点计算变成处理大量高并发的用户服务请求以及海量数据分析，强调任务的高并发、用户服务请求的强实时以及数据的高吞吐的处理能力。众核处理器因其具有高并发处理能力、高能效比等特点，成为数据中心处理器设计的主要选择。

随着数据中心处理的数据量的激增，处理器结构的访存数据通路的设计变得越来越关键。传统的Cache结构已无法满足高并发、高通量数据处理的需求。预取技术是提高处理器访存请求效率的重要方式，目前的处理器几乎都采用了各种各样的预取技术。预取技术通过提前从内存读取将来可能使用的数据降低内存时延对处理器执行的影响，是一种被广泛应用的提升处理器性能的技术。预取技术分为软件预取和硬件预取。软件预取为编程人员和编译器通过插入软件预取指令来实现数据预取，比较有代表性的工作有，D.Callahan等人发表在ASPLOS’91会议上的成果提出了在程序的循环中执行静态插入预取操作，通过在程序中对即将要用到的数据进行提前的预读，实现数据从主存到Cache中，提高读取效率；Y.Wu等人在CC’02会议以及M.Khan等人在PACT’15会议上发表的成果提出在程序运行过程中通过预测或者使用软件工具的方法实现预取，实现边执行边预测预取的操作；J.Garside等人在RTNS'14会议发表成果分析了预取机制对WCET模型的影响并提出了优化解决方案；Huaiyu Zhu等人在ICS’10会议上发表的成果则考虑数据预取时机的合理性。硬件预取所能处理的数据访问模式比较固定，例如英特尔V.Viswanathan等人以及TaesuKim等人在CF’14会议上提出的按照访问数据的stride机械地预取数据；随着研究的深入也出现了更为智能化的硬件预取控制方式，例如Saami Rahman等人在HPCC’15上提出的利用机器学习算法控制硬件逻辑执行预取。随着处理器芯片核数越来越多，数据预取的公平性、合理性、实时性变得越来越重要。例如Jiyang Yu等人在ICCD’14上发表的通过预测线程之间的共享数据以及根据预取的反馈信息自动调节数据预取的控制；Chia-Jung Chang等人在VLSI-DAT’15会议上提出的AGP策略，通过调节粗细粒度的预取以及调节预取的深度，减少处理器核之间的干扰；Junghoon Lee等人在MICRO’11会议上发表的论文通过在片上网络对结合预取感知的路由器设计和拥塞敏感的预取控制提高预取的性能；Eiman Ebrahimi等人从多核处理器的全局性能考虑，在MICRO’09上发表了研究成果，结合局部单核和全局多核的反馈信息最大化系统的执行性能。