[发明专利]高速ADC芯片的自动测试平台及其软件架构设计方法

说明书

本发明公开一种高速ADC芯片的自动测试平台及其软件架构设计方法，设计方法包括：步骤1、FPGA底层逻辑驱动设计：FPGA底层逻辑部分，完成硬件基础的搭建，包括实现硬件模块的底层逻辑控制、基础计算和软核硬件配置；主要设计包括被测高速ADC的同步驱动算法设计、校准算法设计、板载高精度ADC/DAC和寄存器阵列的硬件驱动设计、硬件FFT运算；步骤2、测试参数获取：FPGA软核接收上位机命令控制测试流程，并发送命令给FPGA硬件程序，驱动外部电路，获取数据，应用处理算法，得出测试参数数值；测试参数主要分为静态参数和动态参数；步骤3、上位机程序设计。实现了同时测量芯片的高精度电平特性与高速率数据特性，并通过编程控制，可实现“一键获取”。

技术领域

本发明属于集成电路芯片的测试技术领域，尤其涉及应用于高速模数转换器芯片的自动测试平台及其软件结构设计方法。

背景技术

高速ADC芯片(模数转换器)被广泛应用在雷达﹑光通讯、软件无线电和移动通信等领域。随着ADC芯片的转换速率和采样精度的不断提高，产品量产后大量芯片的测试任务繁重并且非常重要，也对现有的测试系统提出更高的要求；测试任务包括测试ADC芯片的各种特性参数：静态特性、动态特性、数据\时钟输出端特性及电源功耗特性等。

现在芯片制造领域的芯片量产测试是采用以测试机台为主的测试方案，如ATE设备(Automatic Test Equipment)。测试机台根据测试要求和参考设定方案，采用现有的硬件和软件开发平台，利用标准测试和链路连接等技术实现自动化测试。它可以实现一定程度的芯片大量快速和自动化测试，但基于该设备的测试方案有诸多限制，尤其对于高速ADC芯片兼顾精度和高速率的测试需求在自动化快速测试中很难得到满足，如为了保证被测芯片的静态特性和动态特性参数的测试精度，需要提供可调频率幅值或高精度模拟输入信号；对于被测高速ADC芯片数据输出接口的数据，处理核心需要根据接收数据速率提供可调节延时的延时IO模块，并针对高速ADC提供可校准同步的算法驱动；需要高速运算核心保证参数处理算法的快速运行；并需要相应的上位机控制模块控制流程或测试设备并显示和存储结果；完成上述功能的同时，还要保证整个测试流程耗时短、全自动。

综上，高速ADC测试领域对更有效的测试方法有迫切的要求。

发明内容

本发明的目的在于提供一种高速ADC芯片的自动测试平台及其软件架构设计方法，能够快速测试高速ADC各项性能参数，可实现对被测ADC芯片参数的“一键获取”。

为实现上述目的，本发明提供如下技术方案：

高速ADC芯片的自动测试平台，包括ADC子板、测试母板、FPGA核心板、上位机和测试设备；

ADC子板包含放置被测ADC芯片的装置、连接ADC芯片的装置的ADC芯片基本工作电路和引出的芯片接口；基本工作电路保证被测ADC芯片正常工作；引出的芯片接口将被测ADC芯片需要测量的接口引出来和测试母板通过高速接口相连；

测试母板连接ADC子板和FPGA核心板；

FPGA核心板连接上位机，用于完成程序控制和数据处理的任务；

上位机与FPGA核心板通信，用于控制测试流程；

测试设备包括信号源和电源，提供整个自动测试平台所需要的信号和供电；

测试母板上的测试电路分为输入电路和输出电路；输入电路：用于输入两种激励信号，一种是频率幅值可调的稳定正弦波，一种是高精度稳定电平的输入直流；输出电路：用于测量被测ADC芯片输出端口的静态电平特性和时序特征精度；

测试母板输入电路包括外部输入信号电路、DAC电路和射频开关；测试母板的输出电路包括ADC电路、开关阵列和FMC接口模块；射频开关和开关阵列构成继电器阵列；