[发明专利]新型小面积时钟独立SRPG电路系统

说明书

技术领域

本发明属于电路技术领域，尤其涉及一种新型小面积时钟独立SRPG电路系统。

背景技术

状态保留电源控制单元（SRPG，以下将状态保留电源控制单元简称为SRPG）是标准单元库中一员，在低功耗SoC系统设计中扮演着非常重要的角色。随着半导体工艺的不断进步，器件尺寸不断缩小而器件的漏电流则可能会增大，因而在SoC系统设计的过程中，采用传统的降低漏电流的办法越来越难以达到低功耗的设计目标，于是使用面积小且响应速度快的SRPG单元就显得非常有必要。采用控制电源（power gate）的办法（也即在系统休眠状态下，将系统或者模块的电源完全切断）可以达到降低漏电流的目的，这种情况下除非提供一个保留状态的寄存器，否则系统原先的状态将彻底丢失。状态保留电源控制单元（SRPG）电路的做法就是：在电路的其它部分处于断电情况下，仅仅采用一个锁存器来保持电路断电之前的逻辑状态的。

SRPG电路分为时钟状态独立的SRPG单元与非时钟状态独立的SRPG单元。非时钟独立SRPG单元的优点是面积小且漏电流低，它的缺点是在断电的情况下必须让其时钟处于某一种固定的状态（比如说必须处于“0”态或者必须处于“1”态）。而时钟独立SRPG单元的优点是在断电的情况下无需考虑其时钟处于何种状态，缺点是电路物理面积较大。

现有技术中，SRPG电路分为时钟状态独立的SRPG单元与时钟状态非独立得SRPG单元。参见图1-3所示，时钟独立SRPG单元电路的一种形式：ND0、IV0、IV1组成逻辑控制电路；MP0、MP1、MP2、MN0、MN1、MN2组成输入控制电路；IV2a、IV2b组成第一级锁存器；BUF0为第一级传输门；IV3a与IV3b组成第二级锁存器；IV4为第二级传输门；IV5为SRPG单元的反相器输出门。其中逻辑控制电路与IV3a及IV3b的电源为VDDC，是不间断电源。连接在此SRPG单元的其它器件上的电源（VDD）在休眠模式或断电模式下都可切断至“0”电位。

此SRPG电路单元的工作状态分析如下：

正常工作模式下，pgb=1时，VDD正常供电，数据输入端Din的数据可以从SRPG单元中输入并锁存，其工作原理为：clk=0时，sw=0，Din通过MP2、MN2输入到IV2a，Db=~Din，n0=Din；当clk=1时，sw=1，IV2b导通，将数据锁存，同时BUF0也导通，Din可以被IV5送到Q端，也即Qb=Din，Q=~Din。

休眠省电模式下，pgb=0时，然后VDD电源被切断，VDDC正常供电，此时SRPG单元进入休眠省电模式，同时原先内部锁存的Din状态要保持，其工作原理为：pgb=0，sw=0，swb=1，MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分关闭，外部Din数据不会输入；由于VDD处于断电状态，IV2a、IV2b以及BUF0与IV4都处于掉电状态，Db与n0为不定态；IV3a与IV3b由于被接到不间断电源VDDC上，且此时sw=0使得IV3a与IV3b形成锁存状态，从而Qb的数据状态（也即之前输入的Din的数据状态）得以保持。

状态恢复模式下，VDD电源接通如果此时pgb=0时，MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分仍处于关闭状态，而IV4导通，将IV3a与IV3b锁存的Qb的数据状态传送给由IV2a与IV2b组成的第一级锁存器，也即Db=Qb，因而SRPG单元之前的数据状态得以恢复。

正常供电情况下（VDD与VDDC正常供电）SRPG在clk=0时接收Din数据，clk=1时数据在第一级锁存器（IV2a与IV2b）锁存并通过BUF0与IV5送往下一级；

pgb=0且VDD还在正常供电时，Din无法通过数据输入控制电路，第一级锁存器与第二级锁存器导通，Din被锁存在Db与Qb；

VDD断电情况下，由于VDD断电且只有VDDC正常供电，因而IV3a与IV3b仍然导通，Din被IV3a与IV3b锁存，SRPG单元的其它器件处于休眠状态；

VDD恢复但pgb=0时，由于IV4导通且IV3a与IV3b导通，Db恢复到Qb的状态并被第一级锁存器（IV3a与IV3b）；

VDD恢复且pgb由0变1时，SRPG单元进入正常工作模式。

综上所述，现有技术存在的问题是：