[发明专利]自我校正电路

说明书

提供一种自我校正电路，一电路接收一参考时钟并依据一时钟乘数输出一输出时钟，该电路包含一数字控制时序调整电路、一时序检测电路、一回路滤波器、一可控振荡器、一时钟除频器、一调制器以及一校正电路，其中该调制器用来将该时钟乘数调制为一除数，并计算由该调制操作所引起的一已知噪声；另外，该数字控制时序调整电路、该时序检测电路、该回路滤波器、该可控振荡器以及该时钟除频器构成一反馈回路，因此该输出时钟的频率等于该参考时钟的频率乘以该时钟乘数，但该调制操作所引起的该已知噪声会被该数字控制时序调整电路来修正，该校正电路以一闭回路的方式来校正该已知噪声，藉此将该已知噪声与该时序检测电路的输出之间的一关联性降到最低。

技术领域

本发明大体上涉及锁相回路。

背景技术

本领域技术人员了解本公开所使用的微电子用语及基本概念，例如电压、电流、信号、逻辑信号、时钟、上升缘、相位、电容、电荷、电荷帮浦、晶体管、MOS(金氧半导体)、PMOS(P通道金氧半导体)、NMOS(N通道金氧半导体)、源极、栅极、漏极、电路节点、接地节点、操作放大器、共模反馈、电动势(electrical potential)、开关、单端电路、差分电路等等，因此，本领域技术人员所现有的用语及基本概念在此将不予详述。

本公开中，一逻辑信号是指一信号具有两个状态，即“逻辑电平高”与“逻辑电平低”，其亦可被表示为“1”与“0”。为避免赘文，一逻辑信号处于“逻辑电平高”(“逻辑电平低”)的状态会被简述为该逻辑信号为“高” (“低”)，或者被简述为该逻辑信号为“1”(“0”)。此外，为避免赘文，引号可能会被省略，故上开叙述方式会再被简化为该逻辑信号为高(低)，或简化为该逻辑信号为1(0)，文中的这些叙述方式应被理解为在说明逻辑信号的状态。

当一逻辑信号为高，其被称为“确立(asserted)”。当一逻辑信号为低，其被称为“解除确立(de-asserted)”。

一时钟信号是一循环逻辑信号。为避免赘文，此后，“时钟信号”可能被简称为“时钟”。

一时钟信号的一时序(timing)是指该时钟信号历经状态转变(transition) 的一瞬时(time instant)，可以指一低至高的转变或指一高至低的转变。当一时钟信号历经一低至高(高至低)的转变时，其会对应一时序图中的一上升 (下降)缘。

一锁相回路(phase lock loop；PLL)接收一第一时钟并输出一第二时钟，因此该第二时钟的相位会追踪该第一时钟的相位，就结果而言，该第二时钟的频率是由该第一时钟的频率来决定。一现有技术的锁相回路包含一相位/频率检测器(后称PFD)、一电荷帮浦(后称CP)电路、一回路滤波器(后称LF)、一电压控制振荡器(后称VCO)、以及一时钟除频电路(clock divider circuit)，其中该VCO依据一控制电压输出该第二时钟，因此该第二时钟的频率是由该控制电压来决定；该时钟除频电路接收该第二时钟，并依据一除数(division ratio)输出一第三时钟；该PFD接收该第一时钟与该第三时钟，并输出一时序信号以代表该第一时钟与该第三时钟在时序上的一差异；该CP 电路将该时序信号转换为一电流信号；该LF滤波该电流信号，以产生该控制电压用来控制该第二时钟的频率。据上所述，该第二时钟的频率会以一闭回路的方式被调整，从而追踪该第一时钟的频率。前述PFD、CP电路、LF、 VCO及时钟除频电路为本领域的通常知识，故其内容在此不予详述。于一稳态中，该第二时钟的频率等于该第一时钟的频率乘以一乘数(multiplication factor)N，其可被表示如下：

N＝N_int+α