[发明专利]一种移位型数字校准系统

说明书

本发明属于集成电路的数字校准技术领域，具体为一种移位型数字校准系统。本发明提供的移位型数字校准系统，包括校准码发生器、检测控制器、调节单元阵列和待校准电路，其中的校准码发生器由最低位输入输出耦合相连的一对双向移位寄存器组成，实现了具有自动切换功能的可逆校准。本发明有效地缩短了数字校准系统的再次校准时间，提高了再次校准的效率。

技术领域

本发明属于集成电路的数字校准技术领域，具体涉及一种移位型数字校准系统。

背景技术

数字校准广泛应用于各种高精度集成电路的设计之中，它通过负反馈闭环的方式在待校准电路的差分路径上引入非平衡，用以补偿因制造工艺的偏差或工作条件的变化而造成的失配。典型的数字校准系统如图1所示，包括：待校准电路，检测控制器、校准码发生器、调节单元阵列四个部分，构成一个闭环的负反馈系统。

根据校准码发生器的不同将数字校准系统进行分类。

公知的逐次逼近型数字校准系统，其校准码发生器是一对逐次逼近寄存器，它利用二分法原理进行逐次逼近调节，具有校准所需的时钟周期数少的优点（当校准码为B位二进制码时，一次校准需要B个时钟周期），但其缺点在于：每一次校准都需要重头开始，无法根据已有的校准结果进行再次校准，所以它是一种不可逆校准，校准所需的时钟周期数固定不变。

公知的计数型数字校准系统，其校准码发生器包括一个正向计数器和一个负向计数器，利用计数的调节方法进行校准。虽然具有校准周期数较多的缺点（当校准码为B位二进制码时，一次校准最多需要2^B个时钟周期），但是当校准码发生器采用加减计数器时，通过加减互逆运算实现可逆校准。可逆校准分为初次校准和再次校准两个阶段：初次校准是在校准系统启动或复位时进行的校准，它最多仍需要2^B个时钟周期；再次校准则发生在初次校准之后，若待校准电路再受到微扰，校准码发生器能够在初次校准的基础上进行加减计数并很快地收敛，再次校准所需要的时钟周期数决定于微扰的大小。

但是，以加减计数器作为校准码发生器的计数型数字校准系统，其缺点在于对校准码发生器既需要进行最大值判断，又需要进行最小值判断。其中，最小值判断结果决定了正负加减计数器之间的切换：一个加减计数器是否进行加法计数（或称为自加）需要以另一个加减计数器的减法计数（或称为自减）是否达到最小值为条件。具体地说，图2以如下情况为例：正向偏差（待校准电路输出数据流中逻辑“1”所占比例偏高）通过正向计数器自减或负向计数器自加进行补偿，负向偏差（待校准电路输出数据流中逻辑“0”所占比例偏高）通过正向计数器自加或负向计数器自减进行补偿。因此如图2所示：当逻辑“1”所占比例偏高时，仅当正向计数器自减到0后（最小值）时，负向计数器才能开始自加；反之亦然，当逻辑“0”所占比例偏高时，仅当负向计数器自减到0后（最小值），正向计数器才能开始自加。因此，虽然计数型数字校准系统是可逆校准，减少了再次校准的时钟周期数，但是检测控制器状态比较复杂，导致时钟周期较长，因此影响再次校准的速度。

发明内容

为解决上述数字校准系统中再次校准的速度问题，本发明提供一种移位型数字校准系统。

本发明提供的移位型数字校准系统，包括校准码发生器、检测控制器、调节单元阵列和待校准电路，其中的校准码发生器由最低位输入输出耦合相连的一对双向移位寄存器组成，实现了具有自动切换功能的可逆校准。本发明有效地缩短了数字校准系统的再次校准时间，提高了再次校准的效率。