[发明专利]数据触发器装置

说明书

技术领域

本发明涉及半导体集成电路设计领域，特别是涉及一种数据触发器(DFF)装置。

背景技术

数据触发器在现代大规模数字集成电路设计中，特别是在同步时序集成电路设计中扮演者非常重要的角色，它是时钟节拍器的执行部件。目前，数据触发器在数字集成电路中的面积占比可以达到30％～50％。

发明内容

本发明所要解决的技术问题是提供一种数据触发器装置，能降低数据触发器在数字集成电路中的面积占比和降低因时钟翻转带来的动态功耗。

为解决上述技术问题，本发明提供的数据触发器装置集成于数字集成电路芯片中且数据触发器装置包括第一单元结构，所述第一单元结构包括：

两位以上的主从寄存器单元电路和共用的一个时钟相产生电路。

各位所述主从寄存器单元电路的结构相同并分别处理一位数据的输入和输出。

所述时钟相产生电路同时提供时钟正相信号和时钟反相信号给各所述主从寄存器单元电路，各位所述主从寄存器单元电路的数据输出信号在所述时钟正相信号的上升沿切换为数据输入信号并锁存。

通过在所述第一单元结构内共用所述时钟相产生电路来降低所述数字集成电路芯片中所包括的时钟相产生电路的总数量，从而节省芯片面积、降低芯片功耗以及减少各位数据之间的时钟偏移量。

进一步的改进是，所述时钟相产生电路包括第一CMOS反相器和第二CMOS反相器，所述第一CMOS反相器的输入端连接时钟输入信号，所述第一CMOS反相器的输出端连接所述第二CMOS反相器的输入端并输出所述时钟反相信号，所述第二CMOS反相器的输出端输出所述时钟正相信号。

进一步的改进是，各位所述主从寄存器单元电路包括：

第三CMOS反相器，其输入端连接所述数据输入信号。

第一CMOS传输门，其输入端连接所述第三CMOS反相器的输出端；所述第一CMOS传输门并联的PMOS管的栅极连接所述时钟正相信号、NMOS管的栅极连接所述时钟反相信号。

第一锁存器，包括第四CMOS反相器和第一带时钟控制CMOS反相器；所述第四CMOS反相器的输入端连接所述第一带时钟控制CMOS反相器的输出端且连接所述第一CMOS传输门的输出端，所述第四CMOS反相器的输出端连接所述第一带时钟控制CMOS反相器的输入端；带时钟控制CMOS反相器包括串联的第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第一NMOS管的源极接地，所述第一NMOS管的漏极连接所述第二NMOS管的源极，所述第二NMOS管的漏极连接所述第二PMOS管的漏极并作为带时钟控制CMOS反相器的输出端，所述第一PMOS管的栅极连接所述第一NMOS管的栅极并作为带时钟控制CMOS反相器的输入端，所述第二PMOS管的栅极和所述第二NMOS管的栅极用于连接一对互为反相的时钟信号；所述第一带时钟控制CMOS反相器的所述第二PMOS管的栅极连接时钟反相信号，所述第一带时钟控制CMOS反相器的所述第二NMOS管的栅极连接时钟正相信号。

第二CMOS传输门，其输入端连接所述第四CMOS反相器的输出端；所述第二CMOS传输门并联的PMOS管的栅极连接所述时钟反相信号、NMOS管的栅极连接所述时钟正相信号。

第二锁存器，包括第五CMOS反相器和第二带时钟控制CMOS反相器，所述第二带时钟控制CMOS反相器和所述第一带时钟控制CMOS反相器的结构相同；所述第五CMOS反相器的输入端连接所述第二带时钟控制CMOS反相器的输出端且连接所述第二CMOS传输门的输出端，所述第五CMOS反相器的输出端连接所述第二带时钟控制CMOS反相器的输入端；所述第二带时钟控制CMOS反相器的所述第二PMOS管的栅极连接时钟正相信号，所述第二带时钟控制CMOS反相器的所述第二NMOS管的栅极连接时钟反相信号。

第六反相器，其输入端连接所述第五反相器的输出端，所述第六反相器的输出端输出所述数据输出信号。