[发明专利]非易失性存储器装置及其读取方法

说明书

一种非易失性存储器装置及其读取方法。非易失性存储器装置包括错误检查和纠正解码电路、主缓冲器电路、多路复用器以及接口电路。错误检查和纠正解码电路将原码字解码为经解码码字。主缓冲器电路耦接错误检查和纠正解码电路以接收并存储该经解码码字的第一数据部。多路复用器的第一输入端耦接主缓冲器电路的输出端，第二输入端耦接错误检查和纠正解码电路的输出端。接口电路耦接多路复用器的输出端并从多路复用器接收第一数据部以提供给主机。

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种非易失性存储器(non-volatile memory,NVM)装置及其读取方法。

背景技术

与传统的硬盘机(hard disk drives)相比，由于闪存(flash memory)存储设备的读/写性能佳且功耗低，使得闪存被广泛应用于数据存储系统中。闪存的读取效能通常可由两项指标评估，即非连续读取(例如是：随机读取(random read))速率与连续读取(sequential read)速率。相较于执行连续读取时使用较大型的分组，当执行非连续读取时，闪存会将数据以小型分组的形式(例如：以4K或更少的字节为单位)发送给主机。一般而言，非连续读取速率较连续读取速率慢，因此其往往成为闪存读取效能的瓶颈。随着电子产品对存储器读取速率的要求提高，需要发展新的读取技术以提升闪存的非连续读取速率。

发明内容

本发明提供一种非易失性存储器(non-volatile memory,NVM)装置及其读取方法，可以减少在进行非连续读取时的管线层级(pipeline stage)，藉以加快非连续读取速率。

在本发明的一实施例提出一种非易失性存储器装置，包括：错误检查和纠正(Error Checking and Correcting，以下称ECC)解码电路、主缓冲器电路、多路复用器以及接口电路。ECC解码电路用以将原码字解码为经解码码字。主缓冲器电路耦接ECC解码电路的输出端，以接收并存储经解码码字的第一数据部。多路复用器的第一输入端耦接主缓冲器电路的输出端。多路复用器的第二输入端耦接ECC解码电路的输出端，以接收第一数据部。在第一操作模式中，多路复用器选择性将多路复用器的第一输入端耦接至多路复用器的输出端。在第二操作模式中，多路复用器选择性将多路复用器的第二输入端耦接至多路复用器的输出端。接口电路耦接多路复用器的输出端，其中接口电路从多路复用器的输出端接收第一数据部以提供给主机。

在本发明的一实施例提出一种非易失性存储器装置的读取方法。此读取方法包括：利用ECC解码电路将原码字解码为经解码码字；在第一操作模式中，将该解码码字的第一数据部通过主缓冲器电路传输至接口电路；在第二操作模式中，将第一数据部绕过主缓冲器电路传输至接口电路；以及由接口电路将第一数据部提供给主机。

在本发明的一实施例提出一种非易失性存储器装置，包括：ECC解码电路、接口电路、第一循环冗余检查(Cyclic Redundancy Check，以下称CRC)电路以及第二CRC电路。ECC解码电路用以将原码字解码为经解码码字，其中经解码码字包括第一数据部与第一CRC码。接口电路耦接ECC解码电路的输出端，以接收第一数据部，其中接口电路用以提供第一数据部给主机。第一CRC电路耦接至ECC解码电路，以接收第一数据部与第一CRC码。第一CRC电路被配置为对第一数据部进行第一循环冗余检查，并且基于第一循环冗余检查的结果与第一CRC码的关系来产生检查状态信息。第二CRC电路耦接至接口电路，以接收第一数据部。所述第二循环冗余检查电路被配置为对第一数据部进行第二循环冗余检查，以产生第二CRC码。第二CRC电路依据第一CRC电路的检查状态信息来决定是否进一步改变第二CRC码以使第二CRC码不符合第一数据部。