[发明专利]模拟分数N锁相环

说明书

相关申请的交叉引用

本文要求通过完全引用而被结合于此、于2016年6月21提交的共同未决、共同转让的第62/352,899号美国临时专利申请的权益。

技术领域

本公开内容涉及模拟分数N锁相环，并且更特别地涉及模拟分数N锁相环中的量化噪声消除。

背景技术

这里提供的背景描述用于总体地呈现公开内容的情境的目的。其发明人的工作在这一背景技术章节中描述该工作的程度上以及该描述的可以在提交时没有另外限定为现有技术的方面既没有被明示地也没有被暗示地承认为针对本公开内容而言的现有技术。

锁相环(PLL)通常用来将信号锁定到参考信号，即，用来生成相对于输入参考信号的相位而言具有锁步(lock-step)相位差的输出信号。在基本锁相环中，可变振荡器(例如，压控振荡器或VCO)的输出被环回(loop back)至相频检测器(PFD)的输入，PFD还具有参考信号作为另一输入。PFD检查回路输出和参考信号之间的相位和频率差，并且生成调整可变振荡器以将回路输出的相位和频率与参考信号的相位和频率对准的控制信号。

PLL的反馈回路可以包括除法器电路。将馈送回的输出除以整数N具有将输出频率相对于输入参考频率乘以N的效果。如果N为整数，则除法器电路可以是简单的模N(modulo-N)计数器，其针对每N个输入信号产生一个输出信号。N的分数值通过动态地改变整数值也可以被实现，从而使得在一个时段上平均而言实现了期望的分数。实现这样的结果的一个方式是使用西格玛德尔塔(sigma-delta)调制器以控制除法器的占空比。

然而，作为当西格玛德尔塔调制器向除法器电路提供最接近的整数以对期望分数除数进行近似时的舍入误差(rounding error)的结果，西格玛德尔塔调制器通常引起量化噪声。量化噪声因此存在于来自西格玛德尔塔调制器的控制除法器电路的占空比的控制信号中，并且因此量化噪声转而可以影响除法器电路的输出信号的准确度。这样的量化噪声将被PLL回路滤波器低通滤波，这意味着回路带宽将不得不被限制以避免过度相位噪声。此外，取决于西格玛德尔塔调制器的顺序，在PFD/电荷泵(PFD/CP)组合处的所得相位误差将引起比在整数N情况中更多的带内噪声。同样，用来减少量化噪声的常规技术往往讲PFD/DP输出线性化，这在这种情况中可能增加噪声并且也导致更差的寄生信号性能(spur performance)(即，在参考沿和自由运行信号沿之间的失配)。

发明内容

一种根据本公开内容的主题内容的实现方式的模拟分数N锁相环包括振荡器回路以及补偿电路，振荡器回路具有参考输入、反馈输入以及回路输出，并且具有被配置用于将回路输出上的信号除以除数的分数反馈除法器，其中分数反馈除法器的输出被馈送回反馈输入，补偿电路被耦合到参考输入和反馈输入中的一个，补偿电路被配置用于将时间延迟施加到参考输入和反馈输入中的该一个，以补偿由分数反馈除法器引起的延迟。

在这样的实现方式中，补偿电路可以是被配置用于将数字延迟信号转换为时间延迟的数字到时间转换器。数字到时间转换器可以被耦合到参考输入并且被配置用于将参考输入上的信号延迟时间延迟，以匹配由分数反馈除法器引起的反馈延迟。数字到时间转换器可以被耦合到反馈输入并且从反馈输入上的信号减去时间延迟，以消除由分数反馈除法器引起的反馈延迟。

在这样的实施例的变型中，振荡器回路还可以包括被配置用于滤除频率噪声分量的回路滤波器，并且用来控制数字到时间转换器的数字延迟信号可以至少部分基于回路滤波器的输出而被获得。

在这样的变型中，模拟分数N锁相环还可以包括被配置用于将回路滤波器的输出积分以生成模拟延迟信号的模拟积分器，以及被配置用于将模拟延迟信号数字化以由此提供用来控制数字到时间转换器的数字延迟信号的模数转换器。

在该变型中，代表相位失配的方向的符号信号可以从分数反馈除法器被获得，振荡器回路还可以包括被配置用于基于符号信号来从穿过回路滤波器的两个路径之间选择路径的开关，并且模拟积分器可以被连接到穿过回路滤波器的两个路径二者的输出。

在该变型中，代表由分数反馈除法器引起的延迟的误差信号可以由分数反馈除法器输出，回路滤波器可以是包括采样保持开关的采样保持低通滤波器，并且模拟分数N锁相环还可以包括跨采样保持开关而被连接的比较器以获得符号信号以及被配置用于将符号信号乘以误差信号以提供控制信号的相关器。