[发明专利]一种基于FPGA实现数据间隔选择连续输出的方法

说明书

技术领域

本发明属于通信设备技术领域，尤其是涉及一种基于FPGA实现数据间隔选择连续输出的方法。

背景技术

目前，随着通信技术的发展，通信、测控、检测等设备均会使用FPGA进行基带的调制解调及数据的处理。在FPGA与单片机通信的接口模块中，需要接收基带处理的相关数据，根据需要筛选有用信息传输给单片机，通常些数据都是多种数据(数据信号，配置，状态指示等)随机排列传输。对于数据信号，单片机为了读取方便，通常希望数据信号能存在一个连续的地址空间中；对于控制信号，单片机希望能够在最快的时间内接收到。这样在FPGA的数据处理中就会出现数据的阻塞、丢失、或者不连续输出等问题，不仅会浪费大量的时间等待有用的信息，而且会导致紧急信息不能给及时有效的传输，还会给单片机读取数据带来不必要的麻烦，大大降低了通信效率。

发明内容

有鉴于此，本发明旨在提出一种基于FPGA实现数据间隔选择连续输出的方法，以解决目前FPGA芯片与单片机进行数据传输时，出现数据阻塞、丢失、或者不连续输出等问题。

为达到上述目的，本发明的技术方案是这样实现的：

一种基于FPGA实现数据间隔选择连续输出的方法，包括以下步骤：

S1、在FPGA中使用fifo存储器缓存数据；

S2、对FPGA接口模块连接fifo存储器的接口进行定义，调节fifo存储器输入的时钟频率和输出的时钟频率，配合相应的控制信号，实现选择需要的数据传输，并实现连续地址输出。

进一步的，所述步骤S2中，对FPGA接口模块连接fifo存储器的接口进行定义，定义方法如下：

Data_data[19:0]:FPGA需要传输的数据，这路数据为数据信息；

Data_cfg[19:0]:FPGA需要传输的数据，这路数据为控制信息；

Data_state[19:0]:FPGA需要传输的数据，这路数据为状态指示信息；

每个定义接口都连接一个fifo存储器，所述fifo存储器的输出端都连接fifo_out存储器的输入端，所述fif_out存储器的输出端连接单片机。进一步的，所述步骤S2中，所述控制信号控制方法如下：

Control_data为传输数据信息的控制信号，当为‘1’时，表示需要给单片机传输；当为‘0’时表示不需要给单片机传输；

Control_cfg为传输控制信息的控制信号，当为‘1’时，表示需要给单片机传输；当为‘0’时表示不需要给单片机传输；

Control_state为传输状态指示信息的控制信号，当为‘1’时，表示需要给单片机传输；当为‘0’时表示不需要给单片机传输；

Data_out[19:0]:FPGA给单片机的输出数据。

进一步的，所述fifo存储器的输出时钟频率快于输入时钟频率。

进一步的，所述FPGA的Data_data[19:0]接口连接的fifo存储器，采用两个fifo存储器进行乒乓读写。

相对于现有技术，本发明所述的基于FPGA实现数据间隔选择连续输出的方法具有以下优势：

本发明所述的基于FPGA实现数据间隔选择连续输出的方法实现容易，只需要控制信号，即可实现重要数据优先传输，根据需要传输数据以及保证连续输出数据，使用fifo保证数据在传输过程中不会丢失。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的基于FPGA实现数据间隔选择连续输出的方法原理示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。