[发明专利]存储器的冗余方案

说明书

本文描述的各种实现涉及集成电路。集成电路可以包括设置在集成电路的第一区域中的第一存储器单元阵列。第一存储器单元阵列包括第一存储器单元。集成电路可以包括设置在集成电路的与第一区域不同的第二区域中的第二存储器单元阵列。第二存储器单元阵列包括与第一存储器单元分离的冗余存储器单元。

背景技术

本节旨在提供与理解本文所述的各种技术相关的信息。正如本节的标题所暗示的，这是对相关技术的讨论，其绝不暗示它是现有技术。通常，相关技术可以被认为是或者可以不被认为是现有技术。因此，应当理解的是，本节中的任何陈述应当从这个角度来阅读，而不作为对现有技术的任何承认。

一般地，具有设置在单个芯片上的计算系统的组件的集成电路(IC)通常是指片上系统(SoC)。SoC被制造成在单个芯片基板上包括数字、模拟、混合信号和/或射频(RF)功能。SoC应用对于移动电子设备是有用的，因为它们的低功耗和对嵌入式系统的面积影响最小。

在一些应用中，SOC可以包括嵌入式存储器，诸如例如，静态随机存取存储器(SRAM)。由于布局更加紧凑，SRAM可能具有比其他逻辑电路更高的缺陷密度，并且为了提高SRAM的成品率，可以提供冗余的SRAM单元。通常，在晶片测试时，用冗余单元替换故障SRAM单元，并且其地址位置存储在熔丝中。

通常，SRAM单元被布置成阵列图案，并且冗余单元被设置为在与存储器单元实例相同的阵列中的列或行。对于SOC中的SRAM，列冗余是足够的；然而，如果SRAM的累积密度大，则可以使用行冗余。例如，图1示出了用于以列(Col0，Col1，…，ColM)和行(Row0，Row1，…，RowN)排列的存储器单元的SRAM阵列110的常规冗余方案100。

此外，SRAM阵列110包括用于替换故障或缺陷SRAM存储器单元的存储器单元的冗余行。通常，如图所示，存储器单元的冗余行被设置为SRAM阵列110的一部分。此外，SRAM阵列110包括内部比较器112，内部比较器112用于确定故障或缺陷SRAM存储器单元是否已被冗余存储器单元替换。

通常，当修复的行被访问时，将来自SoC的输入行地址与故障行地址进行比较，并且如果没有匹配，则发生常规行解码；否则，经由修复地址从熔丝访问冗余行。不幸的是，与无故障存储器相比，修复的存储器的这种附加比较通常使修复的存储器的地址的建立时间增加。此外，这种增加的建立时间可能会降低SOC的整体性能和速度。因此，由于附加比较操作而导致的地址建立时间的这种增加是常规行冗余方案的典型问题。

附图说明

本文参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文所描述的各种实现，并不意味着限制本文所描述的各种技术的实施例。

图1示出了本领域已知的常规存储器电路。

图2A-图2B示出了根据本文描述的各种实现的由设备使用的冗余存储器方案的示图。

图3示出了根据本文描述的各种实现的用于使用存储器的行冗余的方法的处理流程。

图4示出了根据本文描述的各种实现的由设备使用的冗余存储器方案的另一示图。

图5A-图5H示出了根据本文描述的各种实现的可用于实现存储器应用的行冗余方案和技术的各种逻辑电路。

图6示出了根据本文描述的各种实现的用于提供存储器的行冗余的方法的处理流程。

具体实施方式

本文所描述的各种实现涉及用于存储器应用的冗余方案。例如，一些冗余方案可以指补强型(bolt-on)行冗余方案，包括例如用于高密度存储器编译器的零延迟补强型行冗余方案。在该实现中，该方案可以指零地址建立时间惩罚，这对于SoC设计者来说是期望的。

现在本文中将参考图2A图6更详细地描述用于存储器应用的升压电路的各种实现。