[发明专利]存储器设备、包括其的存储器封装以及包括其的存储器模块

权利要求书

1.一种动态随机存取存储器DRAM封装，包括：

第一DRAM裸片，包括通过外部数据线连接到外部设备的第一缓冲电路、通过第一内部数据线连接到所述第一缓冲电路的第一输入/输出I/O电路、及第一DRAM单元阵列，所述第一DRAM单元阵列配置为存储来自所述第一I/O电路的数据或者将所述第一DRAM单元阵列中存储的数据发送到所述第一I/O电路；

堆叠在所述第一DRAM裸片上的第二DRAM裸片，所述第二DRAM裸片包括通过第一存储器数据线连接到第一缓冲电路的第二缓冲电路、及第二DRAM单元阵列，所述第二DRAM单元阵列配置为存储来自第二I/O电路的数据或者将所述第二DRAM单元阵列中存储的数据发送到所述第二I/O电路；以及

堆叠在所述第二DRAM裸片上的第三DRAM裸片，包括通过第二存储器数据线连接到所述第二缓冲电路的第三缓冲电路、及第三DRAM单元阵列，所述第三DRAM单元阵列配置为存储来自第三I/O电路的数据或者将所述第三DRAM单元阵列中存储的数据发送到所述第三I/O电路，

其中，所述第一存储器数据线连接到所述第一缓冲电路和所述第二缓冲电路而不连接到所述第三缓冲电路，并且所述第二存储器数据线连接到所述第二缓冲电路和所述第三缓冲电路而不连接到所述第一缓冲电路，

其中，所述第一DRAM裸片、所述第二DRAM裸片、所述第三DRAM裸片配置为分别响应于来自所述外部设备的第一芯片选择信号到第三芯片选择信号执行读操作和写操作，

其中，所述第二DRAM裸片的所述第二缓冲电路配置为：

通过所述第一存储器数据线从所述第一缓冲电路接收写数据；

响应于第二芯片选择信号的激活，通过第二内部数据线将从所述第一缓冲电路接收的写数据发送到所述第二I/O电路；以及

响应于所述第二芯片选择信号的解除激活，通过所述第二存储器数据线将从所述第一缓冲电路接收的写数据发送到所述第三缓冲电路。

2.根据权利要求1所述的DRAM封装，其中，所述第一DRAM裸片的所述第一缓冲电路配置为：

通过所述外部数据线从所述外部设备接收写数据；

响应于所述第一芯片选择信号的激活，通过第一内部数据线将从所述外部设备接收的写数据发送到所述第一I/O电路；以及

响应于所述第一芯片选择信号的解除激活，通过所述第一存储器数据线将从所述外部设备接收的写数据发送到所述第二缓冲电路。

3.根据权利要求1所述的DRAM封装，其中，所述第三DRAM裸片的所述第三缓冲电路配置为：

通过所述第二存储器数据线从所述第二缓冲电路接收写数据；以及

响应于所述第三芯片选择信号的激活，通过第三内部数据线将从所述第二缓冲电路接收的写数据发送到所述第三I/O电路。

4.根据权利要求1所述的DRAM封装，其中，所述第一缓冲电路配置为：

通过所述外部数据线从所述外部设备接收写数据；

响应于所述第一芯片选择信号的激活，通过第一内部数据线从所述第一I/O电路接收读数据并且通过所述外部数据线将从所述第一I/O电路接收的读数据发送到所述外部设备。

5.根据权利要求1所述的DRAM封装，其中，所述第二缓冲电路配置为：

响应于所述第二芯片选择信号的激活，从所述第二I/O电路接收读数据并且通过所述第一存储器数据线将从所述第二I/O电路接收的读数据发送到第一缓冲电路；以及

响应于所述第二芯片选择信号的解除激活，通过所述第二存储器数据线从所述第三缓冲电路接收读数据并且将从所述第三缓冲电路接收的读数据发送到所述第一缓冲电路。

6.根据权利要求1所述的DRAM封装，其中，所述第三缓冲电路配置为：

响应于所述第三芯片选择信号的激活，通过第三内部数据线从所述第三I/O电路接收读数据并且通过所述第二存储器数据线将从所述第三I/O电路接收的读数据发送到第二缓冲电路。

7.根据权利要求1所述的DRAM封装，其中，所述第一DRAM裸片、所述第二DRAM裸片、所述第三DRAM裸片配置为分别从外部设备接收命令和地址。