[发明专利]整合算术及逻辑处理的装置

权利要求书

1.一种整合算术及逻辑处理的装置，包含：

一计算装置，用以计算多个来源数据以产生并输出一第一目的地数据；

一后逻辑单元，耦接至上述计算装置，用以进行上述第一目的地数据与零之间的一比较操作，以及输出一比较结果；以及

一归一化单元，包含：

一位移器；

一加法器；

一比较器，耦接至上述位移器及上述加法器，与上述位移器及上述加法器形成一个回路，用以进行浮点数的归一化；以及

一合并器，耦接至上述位移器及上述加法器，用以合并一符号位、上述位移器输出的一尾数及上述加法器输出的一指数以产生一第二目的地数据。

2.如权利要求1所述的整合算术及逻辑处理的装置，其中，上述第一目的地数据为浮点数且未进行归一化。

3.如权利要求1所述的整合算术及逻辑处理的装置，其中，上述后逻辑单元透过一延迟电路耦接至上述计算装置，

其中，上述计算装置于一时钟周期计算并输出上述第一目的地数据，

其中，上述后逻辑单元于下一时钟周期进行上述第一目的地数据与零之间的上述比较操作，以及输出上述比较结果。

4.如权利要求3所述的整合算术及逻辑处理的装置，其中

上述归一化单元透过上述延迟电路耦接至上述计算装置，用以将上述第一目的地数据进行归一化以产生上述第二目的地数据，

其中，上述归一化单元于上述下一时钟周期将上述第一目的地数据进行归一化以产生上述第二目的地数据。

5.如权利要求1所述的整合算术及逻辑处理的装置，其中上述比较操作包含多个判断中之一者：

上述第一目的地数据是否大于0；

上述第一目的地数据是否等于0；

上述第一目的地数据是否大于等于0；

上述第一目的地数据是否小于0；

上述第一目的地数据是否不等于0；以及

上述第一目的地数据是否小于等于0。

6.如权利要求5所述的整合算术及逻辑处理的装置，其中上述后逻辑单元包含一比较器，用以从一指令解码单元获得一比较操作码并且依据上述比较操作码执行上述判断中的一者。

7.如权利要求1所述的整合算术及逻辑处理的装置，其中，上述计算装置进行以下计算：

dest＝Src0xSrc1+Src2，

Src0、Src1及scr2代表三个来源存储装置中的上述来源数据，以及dest代表上述第一目的地数据。

8.如权利要求7所述的整合算术及逻辑处理的装置，其中

上述归一化单元耦接至上述计算装置，并且，当接收到输出为一第一类型数据的指示时，将上述第一目的地数据进行归一化以产生一第一类型的上述第二目的地数据；当接收到输出为一第二类型数据的指示时，将上述第一目的地数据进行归一化以产生一第二类型的上述第二目的地数据。

9.如权利要求8所述的整合算术及逻辑处理的装置，其中，上述第一类型的上述第二目的地数据为24比特浮点数，以及上述第二类型的上述第二目的地数据为32比特浮点数。

10.如权利要求8所述的整合算术及逻辑处理的装置，其中，当接收到输出为一第一类型数据的指示时，上述位移器将上述第一目的地数据的34比特的一尾数舍弃7比特，以及上述加法器将上述第一目的地数据的10比特的一指数舍弃1比特。

11.如权利要求10所述的整合算术及逻辑处理的装置，其中，上述比较器持续比较上述位移器的输出的最高位是否为1，直到上述位移器的输出的最高为1为止，

其中，于比较的每一回合，当侦测到上述位移器的输出的最高位不为1时，上述比较器驱动上述位移器将上述第一目的地数据的上述尾数左移1比特，以及驱动上述加法器将上述第一目的地数据的上述指数加-1。