[发明专利]一种低能耗、多功能的多层纳米线阻变存储器

说明书

本发明提供了一种低能耗、多功能的多层纳米线阻变材料及其制备方法和应用，该材料包括沿纳米线纵向周期性排列的导电层和绝缘层。本发明首创性地通过在其绝缘层中分布一定数目的磁性导电颗粒来增加绝缘层中的缺陷数。当将本发明的材料用于制备阻变存储器时，外加电场作用下这些缺陷有助于导电丝的形成，从而降低电致阻变效应的操作电压，使其从高阻态向低阻态的转变电压低至1.2±0.2V，低阻态向高阻态的转变电压低至‑0.56±0.14V，并且阻变测试之前不需要电激励过程，有效减小了能耗。不仅如此，在电致阻变前后，该器件的磁性也有一定的调制。因此，该多层纳米线是一种具有低能耗电致阻变效应并能对磁性进行有效调控的多功能器件。

技术领域

本发明属于存储器技术领域，具体涉及一种低能耗、多功能的多层纳米线阻变存储器。

背景技术

近年来，基于电致阻变效应的阻变存储器作为一种新型的非易失性存储器受到了学术界和工业界的广泛关注。电致阻变现象存在于很多二元氧化物薄膜材料中，该现象产生的原因往往与导电丝的形成和断开有关。很多研究发现，二元氧化物薄膜材料中导电丝是随机形成的，从而导致薄膜材料的电致阻变性能不稳定，严重影响其应用。不仅如此，很多氧化物均需要较大的激励电压才能产生电致阻变行为，使得由其制得的阻变存储器在测试和使用前必须施以激励电压进行激活操作，这在某种程度上增加了能耗。因此，迫切需要开发设计低能耗、高稳定性的新材料来满足阻变器件实际应用的需求。

一维纳米线由于电子在受到空间制约的通道内传输，能够将导电丝局域控制在纳米线内，减小导电丝形成的随机性。将其设计成纳米线阵列结构应用于电致阻变器件时能够有效解决电致阻变性能不稳定的问题，再加之每根纳米线都可作为一个存储单元，由此还将大幅度提高存储密度。然而，传统的纳米线阻变存储器的操作电压都较高，并且阻变测试之前还需要一个更高电压的电激励过程，依然无法解决二元氧化物薄膜材料能耗高的不足。为此，科技论文“Using binary resistors to achieve multilevel resistiveswitching in multilayer NiO/Pt nanowire arrays(NPG Asia Materials,2014,6:e85)”中公开了一种NiO/Pt多层纳米线阻变存储器的制备方法，该方法采用多孔阳极氧化铝作为模板，通过将金属Ni与金属Pt在该模板孔道内进行交替沉积，得到Ni/Pt多层纳米线，再将Ni完全氧化，得到NiO/Pt多层纳米线阵列，并以此纳米线阵列作为阻变介质制得了多层纳米线阻变存储器。上述技术制得的阻变存储器中的多层纳米线排列规整，且该阻变存储器的操作电压较小，其高阻态向低阻态的转变电压(V_SET)低至3.24V，而低阻态向高阻态的转变电压(V_RESET)低至-1.20V。然而令人遗憾的是，上述技术中的阻变存储器在阻变测试之前仍然需要一个电激励的过程，并且激励电压为～15V，这无疑还是增大了能耗。所以，如何有效降低阻变存储器在测试和使用时所需的较高能耗，是目前本领域亟待解决的问题。

发明内容

本发明所要解决的技术问题在于克服现有的多层纳米线阻变存储器在测试和使用时能耗较高的问题，进而提供一种可大幅降低操作电压、不需要电激励过程并能实现电/磁双存储功能的多层纳米线阻变存储器。

本发明为实现上述目的所采用的技术方案如下：

一种纳米线阻变材料，包括沿纳米线纵向周期性排列的导电层和绝缘层，所述绝缘层由绝缘层本体及无规则分散于所述绝缘层本体中的磁性导电颗粒组成。

所述绝缘层中磁性导电颗粒的含量通过改变氧化的温度和时间来进行调控。

所述磁性导电颗粒的材质为铁、钴、镍中的一种或多种。

所述绝缘层本体的材质为铁、钴、镍中的一种或多种的氧化物。

每个所述绝缘层的厚度均为20～100nm。

所述绝缘层的排列周期数为50～300。