[发明专利]基于FPGA的自定义图形化算法组态装置、系统和方法

权利要求书

1.一种基于FPGA的自定义图形化算法组态装置，其特征在于，包括：

自定义的图形库，设置成包括表征所述FPGA逻辑运算的图形块；

自定义的算法库，设置成包括与所述自定义的图形库中每个图形块对应的算法块；

图形化组态模块，设置成能够调用所述自定义的图形库中的图形块，进行自定义算法组态；

图形逻辑关系识别模块，设置成分析所述图形化组态模块中自定义图形算法组态的关系，获取所述算法的逻辑关系；

代码生成模块，基于所述图形逻辑关系识别模块获取的所述算法的逻辑关系，调用所述自定义的算法库中的算法块，生成机器语言代码；

其中，图形库中的每个图形块都在算法库中设置有一个与之对应的算法块；每个算法块包括的信息有：算法块名称，时钟端口，复位信号端口，输入端口，输出端口，参数端口，运算逻辑，根据算法块功能的不同，其逻辑也不同；而且所述图形块和所述算法块的输入、输出、参数是一致的；所述算法块包括时钟和复位信号，并且所述时钟和复位信号需要由代码生成模块自动赋值；

所有输入输出端口赋值的规则是先把线赋值给另一条线，再把另一条线赋值给输出端口；这样做的目的是有些线是1对多个输出端口的，为了区分每1条输出端口线，自动把每条输出端口线都进行了命名。

2.根据权利要求1所述的装置，其特征在于，当所述图形逻辑关系识别模块识别到所述图形化组态模块中有某类图形块时，在待生成的代码文件内添加与之对应算法块的头文件。

3.根据权利要求1所述的装置，其特征在于，所述自定义图形库包括图形块名称，图形块输入端口名称、输入端口类型，图形块输出端口名称，输出端口类型，参数、参数类型，I/O输入变量，I/O输出变量，网络输入变量，网络输出变量。

4.根据权利要求1所述的装置，其特征在于，所述图形化组态模块存储的文件包含：输入输出变量及网络变量名称及数量，图形块的数量及名称，以及输入输出变量和/或网络变量和/或图形块之间相互间连接关系。

5.根据权利要求1至4中任意一种所述的装置，其特征在于，所述代码生成模块根据硬件语言规则及代码转换规则，生成Verilog HDL代码。

6.一种基于FPGA的自定义图形化算法组态系统，包括工程应用算法模块，组态输出模块；其特征在于，所述系统还包括位于所述工程应用算法模块和所述组态输出模块之间的算法组态装置，所述算法组态装置为权利要求1-5中任意一种所述的基于FPGA的自定义图形化算法组态装置。

7.一种基于FPGA的自定义图形化算法组态方法，其特征在于，包括：

用图形块自定义包括表征所述FPGA逻辑运算的图形库；

用算法块自定义包括与所述自定义的图形库中每个图形块对应的算法库；

调用所述自定义的图形库中的图形块，进行自定义算法组态；

分析自定义图形算法组态的关系，获取所述算法的逻辑关系；

基于所述算法的逻辑关系，调用所述自定义的算法库中的算法块，生成机器语言代码；

其中，图形库中的每个图形块都在算法库中设置有一个与之对应的算法块；每个算法块包括的信息有：算法块名称，时钟端口，复位信号端口，输入端口，输出端口，参数端口，运算逻辑，根据算法块功能的不同，其逻辑也不同；而且所述图形块和所述算法块的输入、输出、参数是一致的；所述算法块包括时钟和复位信号，并且所述时钟和复位信号需要由代码生成模块自动赋值；

所有输入输出端口赋值的规则是先把线赋值给另一条线，再把另一条线赋值给输出端口；这样做的目的是有些线是1对多个输出端口的，为了区分每1条输出端口线，自动把每条输出端口线都进行了命名。

8.根据权利要求7所述的方法，其特征在于，当图形逻辑关系识别模块识别到图形化组态模块中有某类图形块时，在待生成的代码文件内添加与之对应算法块的头文件。

9.根据权利要求7或8所述的方法，其特征在于，所述代码生成模块根据硬件语言规则及代码转换规则，生成Verilog HDL代码。