[发明专利]一种基于扫描链的芯片分析方法

说明书

本发明公开了一种基于扫描链的芯片分析方法，其特征在于芯片内部的存储器的时钟和带扫描输入寄存器的时钟统一由片外控制，存储器的读写控制信号CE与扫描链的片选信号SI相连接，存储器的地址信号分别连接到位于扫描链头部的带扫描输入寄存器的输出端；存储器的地址信号ADDR[1]与数据信号DATA[0]分别连接在同一个数据选择器的两个输入端，该数据选择器的输出端与DATA[1]分别连接在另一个数据选择器的两个输入端，两个数据选择器的输出端分别连接到位于扫描链尾部的两个带扫描输入寄存器的输入端；两个数据选择器的控制端与采样信号相连。通过提出一种不依赖于CPU和Jtag的方式，并以兼容复用扫描链定位芯片内部问题的逻辑，快速定位芯片内部存储问题，节省debug时间，排除制造及设计可能引入或存在的问题。

技术领域

本发明涉及信息电子芯片设计领域，尤其涉及一种基于扫描链的芯片分析方法。

背景技术

现有的针对芯片内部存储的Debug方法，以通过Jtag控制CPU，读取存储的内容。但是这种方法存在一些潜在的问题。一是由于芯片内部的存储并不是完全向CPU开放访问：例如某些IP内部的SRAM，CPU无法访问到，进而无法进行问题定位。二是由于芯片设计过程中可能出现错误，导致在特定情况下，CPU无法正常工作，此时需要通过读取Cache来定位CPU问题本身时，Jtag也是无法做到。

而现有的通过扫描链定位芯片内部问题的方法，主要针对芯片内部的寄存器，无法读取芯片内部的存储器。

发明内容

针对以上缺陷，本发明目的在于如何在于如何快速分析和定位芯片内部存储器的问题。

为了实现上述目的，本发明提供了一种基于扫描链的芯片分析方法，其特征在于芯片内部的存储器的时钟和带扫描输入寄存器的时钟统一由片外控制，扫描链头部包括扫描链的前3个带扫描带扫描输入寄存器，扫描链尾部包括扫描链的后2个带扫描带扫描输入寄存器；将存储器的读写控制信号CE与扫描链的片选信号SI相连接，将存储器的两个地址信号ADDR[0]和ADDR[1]分别连接到位于扫描链头部的第2个和第3个带扫描输入寄存器的输出端；将存储器的地址信号ADDR[1]与数据信号DATA[0]分别连接在同一个数据选择器的两个输入端，将该数据选择器的输出端与DATA[1]分别连接在另一个数据选择器的两个输入端，将两个数据选择器的输出端分别依次连接到位于扫描链尾部的两个带扫描输入寄存器的输入端，将两个数据选择器的控制端与采样信号SAMPLE相连；通过片选信号SI端输入读写控制信号CE和地址信号，通过采样信号SAMPLE选择扫描链尾部的带扫描输入寄存器是否将DATA值采样住；通过输出端SO输出数据。

本发明通过提出一种不依赖于CPU和Jtag的方式，并以兼容复用扫描链定位芯片内部问题的逻辑，快速定位芯片内部存储(SRAM、ROM)问题，节省debug时间，排除制造及设计可能引入或存在的问题。

附图说明

图1是芯片内部存储示例；

图2是SRAM读取时序图；

图3是芯片中的扫描链示意图；

图4是扫描模式下的扫描链通路；

图5是增加扫描链后的芯片内部存储示意图；

图6是增加扫描链后的芯片内部存储读取时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。