[发明专利]一种基于可分割阵列的可重构加速器及其实现方法有效

专利信息
申请号: 201710524017.0 申请日: 2017-06-30
公开(公告)号: CN107341544B 公开(公告)日: 2020-04-10
发明(设计)人: 尹首一;唐士斌;欧阳鹏;涂锋斌;刘雷波;魏少军 申请(专利权)人: 清华大学
主分类号: G06N3/063 分类号: G06N3/063;G06N3/08
代理公司: 北京三友知识产权代理有限公司 11127 代理人: 王涛;贾磊
地址: 10008*** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 基于 分割 阵列 可重构 加速器 及其 实现 方法
【权利要求书】:

1.一种基于可分割阵列的可重构加速器,其特征在于,包括:

便笺式存储器缓存区,用于实现卷积计算与稀疏化全连接计算的数据重用;

可分割计算阵列,包括多个可重构计算单元,所述可分割计算阵列分为被配置用于执行卷积计算的卷积计算阵列及用于执行稀疏化全连接计算的稀疏化全连接计算阵列;

寄存器缓存区,由多块寄存器构成的存储区域,为卷积计算与稀疏化全连接计算提供输入数据、权重数据及对应的输出结果;所述卷积计算的输入数据及权重数据分别输入到所述卷积计算阵列,以得到卷积计算结果;所述稀疏化全连接计算的输入数据及权重数据分别输入到所述稀疏化全连接计算阵列,以得到稀疏化全连接计算结果。

2.根据权利要求1所述的可重构加速器,其特征在于,用于执行卷积计算的配置信息及稀疏化全连接计算的配置信息通过配置通路加载至对应的每个可重构计算单元。

3.根据权利要求2所述的可重构加速器,其特征在于,所述可重构计算单元包括:多组配置寄存器、乘法器、加法器、第一存储区域、第二存储区域、第三存储区域、第四存储区域、第五存储区域及多个选择器;

配置寄存器用于存储执行卷积计算的配置信息或稀疏化全连接计算的配置信息;

所述第一存储区域通过第一选择器连接至所述乘法器,所述第二存储区域连接至所述第一选择器的控制端;

所述第三存储区域通过第二选择器连接至所述乘法器,

所述第五存储区域通过第三选择器连接至所述加法器,所述第四存储区域连接至所述第三选择器的控制端;

所述乘法器通过第四选择器连接至所述加法器,所述加法器的乘加和写回所述第五存储区域。

4.根据权利要求3所述的可重构加速器,其特征在于,在卷积计算模式下,所述第一存储区域用于存储卷积权重,所述第三存储区域用于存储卷积输入数据,所述第五存储区域用于存储加法器输出的卷积中间结果,所述第二存储区域及第四存储区域处于闲置状态;在执行卷积计算过程中,将所述第一存储区域中的卷积权重与所述第三存储区域中的卷积输入数据执行乘法操作,将乘法操作得到的乘积与所述第五存储区域中的卷积中间结果加和得到乘加和,所述乘加和存储至所述第五存储区域中。

5.根据权利要求3所述的可重构加速器,其特征在于,在稀疏化全连接计算模式下,第一存储区域用于存储输入神经元,第五存储区域用于存储输出神经元,第三存储区域用于存储稀疏化权重,所述第二存储区域用于存储稀疏化权重对应的输入神经元索引,所述第四存储区域用于存储稀疏化权重对应的输出神经元索引;在执行稀疏化全连接计算过程中,从所述第三存储区域中选取一个稀疏化权重,从所述第二存储区域中读取与该稀疏化权重对应的输入神经元索引,从所述第四存储区域中读取与该稀疏化权重对应的输出神经元索引,根据读取的输入神经元索引从所述第一存储区域中读取输入神经元,根据读取的输出神经元索引从所述第五存储区域中读取输出神经元的中间结果,对读取的输入神经元与选取的稀疏化权重执行乘法操作,将乘法操作的乘积与输出神经元的中间结果加和得到乘加和,将所述乘加和根据读取的输出神经元索引写回所述第五存储区域。

6.根据权利要求1所述的可重构加速器,其特征在于,所述输入数据包括输入图像矩阵,所述权重数据包括权重模板;针对卷积计算阵列,所述输入图像矩阵从所述卷积计算阵列的左侧与顶部输入,所述输入图像矩阵在所述卷积计算阵列中沿对角线方向由左上向右下传输;权重模板从所述卷积计算阵列的顶部输入,权重模板在所述卷积计算阵列中沿垂直方向由上向下传输;卷积计算阵列的加法器输出的中间结果在所述卷积计算阵列中沿水平方向从左向右传输并执行累加操作,最终累加和写入所述寄存器缓存区的卷积输出缓存中。

7.根据权利要求6所述的可重构加速器,其特征在于,所述权重模板在所述输入图像矩阵中扫描移动,所述权重模板每次移动后与所述输入图像矩阵中的对应区域执行乘累加操作,得到二维输出图像的一个特征点,得到的所有特征点组成完整的二维输出图像。

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