[发明专利]半导体器件及其制造方法及包括该器件的电子设备

说明书

公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与Si材料相比具有增大开态电流和/或减小关态电流的半导体材料；以及绕沟道层的外周形成的栅堆叠。

技术领域

本公开涉及半导体领域，具体地，涉及具有增强开态电流和/或减小关态电流的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有增强开态电流和/或减小关态电流的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与Si材料相比具有增大开态电流和/或减小关态电流的半导体材料；以及绕沟道层的外周形成的栅堆叠。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上外延生长第一源/漏层；在第一源/漏层上外延生长与Si材料相比具有增大开态电流和/或减小关态电流的沟道层；在沟道层上外延生长第二源/漏层；在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区；以及绕沟道层的外周形成栅堆叠。

根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本公开的实施例，沟道层可以包括与Si材料相比具有增大开态电流和/或减小关态电流的半导体材料。例如，对于p型器件，沟道层可以包括有利于增大开态电流和/或减小关态电流的半导体材料如IV族或III-V族半导材料如Ge、SiGe、SiGeSn、GeSn、InSb、InGaSb；对于n型器件，沟道层可以包括可以包括有利于增大开态电流和/或减小关态电流的半导体材料如IV族或III-V族化合物半导材料SiGe、Ge、GaAs、InGaAs、InP、AlGaAs、InAlAs、InAs、InGa、InAlGa、GaN、InSb、InGaSb。

另外，栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周相对于第一、第二源/漏层的外周可以向内凹入，从而栅堆叠可以嵌入该凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。另外，沟道层可以是单晶半导体材料，可以具有高的开态电流和/或小的关态电流，从而改善了器件性能。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1～10(b)示出了根据本公开实施例的制造半导体器件的流程的示意图；以及

图11示出了根据本公开另一实施例的半导体器件的示意截面图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。