[发明专利]一种构造行为激励的数据处理方法及系统

说明书

本发明公开了一种构造行为激励的数据处理方法及系统，方法的步骤为：在行为级数据端设置数据FIFO；在RTL数据端定义接口FIFO；在数据FIFO与接口FIFO之间设置缓存寄存器及相应的存取数据逻辑，进行行为级数据端与RTL数据端的数据传输。系统数据FIFO模块、数据传输模块和接口FIFO模块；所述数据FIFO模块设置在行为级数据单元，数据FIFO模块的数据输入端连接事务级数据接口，数据输出端连接数据传输模块的数据输入端；所述接口FIFO模块设置在RTL数据单元，接口FIFO模块的数据输入端连接数据传输模块的数据输出端。与现有技术相比，本发明明显降低构造激励的复杂度和工作量，充分发挥行为级验证的优势。

技术领域

本发明涉及芯片设计技术领域,具体地说是一种构造行为激励的数据处理方法及系统。

背景技术

随着芯片制作的工艺技术以及芯片应用领域的不断发展，其复杂度不断提高。相对应的，对芯片仿真验证工作的要求也在不断提高，需要进行仿真验证的功能点越来越繁复。为了尽可能地减少验证工程师在构造底层激励时大量重复而容易出错的工作，在系统级验证和模型验证的阶段，基于行为级描述的验证更为合适。

与行为级相对应的就是RTL(Register Transfer Level，寄存器级)。RTL指的是用寄存器这一级别的描述方式来描述电路的数据流方式。而行为级指的是仅仅描述电路的功能而不用考虑对应电路实现。两者的区别在于用寄存器级的描述可以进行更加准确可靠的设计，而行为级描述的验证，特别是功能验证，可以明显地降低构造激励的复杂度和工作量。

现有的芯片验证流程中，按照实现的层次，行为级验证有两种。一种是完全的抽象化的行为级验证，通过基于行为级的描述语言(比如C/C++)构造激励。另一种是依然采用Verilog语言，通过Verilog的行为级描述来构造激励。具体到对数据的处理而言，用比如C++之类的抽象化程度较高的语言，可以使用特有的抽象化的数据结构来定义一些不需要位宽限制的数据。而Verilog做不到这一点，虽然Verilog的行为级描述语法中可以定义不带位宽信息的数值，但一旦需要与RTL设计接口发生交互(比如注入激励)，验证人员就不得不考虑位宽限制。也就是说，在涉及到数据的激励描述中，用Verilog实现的行为级描述更像是简单地把寄存器级描述翻译了一下，还是需要按照接口位宽和时钟周期进行每一拍的描述，无法真正体现出行为级验证的优势。

发明内容

为克服现有技术存在的用Verilog语言无法实现行为级验证优势的不足，本发明的目的在于提供一种构造行为激励的数据处理方法及系统，能够明显降低构造激励的复杂度，发挥行为级验证的优势。

本发明解决其技术问题所采用的技术方案是：一种构造行为激励的数据处理方法，包括以下步骤：

在行为级数据端设置数据FIFO；

在RTL数据端定义接口FIFO；

在数据FIFO与接口FIFO之间设置缓存寄存器及相应的存取数据逻辑，进行行为级数据端与RTL数据端的数据传输。

进一步地，所述数据FIFO的宽度为待验证芯片的存取位数，数据FIFO的宽度与深度的乘积为行为级数据端数据接口的宽度。

进一步地，按照数据FIFO的宽度，把事务级数据按照从低位到高位的顺序输入数据FIFO中。

进一步地，所述接口FIFO的深度与数据FIFO的宽度一致，接口FIFO的宽度与数据FIFO的深度一致。

进一步地，缓存寄存器数据接口的宽度为数据FIFO的宽度与数据FIFO深度的乘积；传输数据时，缓存寄存器按照读数据逻辑从数据FIFO中读取数据，按照存数据逻辑把数据存入接口FIFO。

进一步地，所述缓存寄存器的存数据操作按照RTL数据端的数据接口时序周期进行，读数据操作和存数据操作交替进行。