[发明专利]半导体器件及其制造方法及包括该器件的电子设备

说明书

公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；在衬底上竖直延伸的柱状有源区，其中，有源区包括其下部的第一源/漏区、其上部的第二源/漏区、第一源/漏区和第二源/漏区之间靠近其外周表面的沟道区、以及沟道区内侧的体区；以及绕沟道区外周形成的栅堆叠。

技术领域

本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所占的面积更容易缩小。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进特性的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上竖直延伸的柱状有源区，其中，有源区包括其下部的第一源/漏区、其上部的第二源/漏区、第一源/漏区和第二源/漏区之间靠近其外周表面的沟道区、以及沟道区内侧的体区；以及绕沟道区外周形成的栅堆叠。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一源/漏层、预备沟道层和第二源/漏层的叠层；在所述叠层上形成网格式的掩模层，该掩模层包括网格交叉点处的主体部分以及各主体部分之间的桥接部分；利用掩模层，在所述叠层中限定与各主体部分相对应的多个有源区，其中，在各有源区中，预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入；在各有源区中，在预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周形成的凹入中形成沟道层；绕各沟道层的外周形成相应的栅堆叠。

根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本公开的实施例，在竖直型器件中，在沟道区内侧设置体区。这种体区可以是掺杂的阱区，或者可以有助于构成量子阱结构。通过这种体区，可以调节或改变器件的阈值电压。当向体区施加偏置时，可以根据偏置，动态地改变阈值电压。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1(a)至30示出了根据本公开实施例的制造半导体器件的流程的示意图；

图31至37示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。