[发明专利]一种基于SoC FPGA的数据传输系统及数据传输方法

权利要求书

1.一种基于SoC FPGA的数据传输系统，其特征在于，所述基于SoC FPGA的数据传输系统包括现场可编程门阵列FPGA、硬核处理系统HPS和双倍速率同步动态随机存储器DDR，所述双倍速率同步动态随机存储器DDR挂在所述硬核处理系统HPS侧，其中：

所述硬核处理系统HPS内设有处理器ARM和DDR控制器，所述FPGA与所述双倍速率同步动态随机存储器DDR之间通过芯片内部高速互连通道AXI进行数据的写操作，所述硬核处理系统HPS与所述双倍速率同步动态随机存储器DDR之间进行数据的读操作，其中，所述FPGA与所述硬核处理系统HPS之间通过预先定义的握手信号h2f_a和握手信号h2f_b进行数据写、读操作时序控制；

所述双倍速率同步动态随机存储器DDR包括DDR A和DDR B地址空间，其中，FPGA与ARM之间的握手信号的预定义为：打开Altera FPGA开发软件Quartus 15.1新建一个工程，在插件Qsys中添加HPS，编辑HPS，添加一个FPGA-to-HPS Interface并选择为64位的AXI-3，在Qsys中添加两个inout型的PIO h2f_a和h2f_b，该握手信号h2f_a和握手信号h2f_b即FPGA与HPS之间的握手信号,所述握手信号h2f_a置0或置1状态与所述双倍速率同步动态随机存储器DDR A的空满状态相对应，所述握手信号h2f_b置0或置1状态与所述双倍速率同步动态随机存储器DDR B的空满状态相对应；

握手信号的设置满足下述条件：

(1)在HPS侧的DDR控制器按照优先级管理FPGA及HPS对DDR的合理访问，保证DDR不会被长时间独占；

(2)DDR两个缓存空间DDR A和DDR B的起始地址连续及地址空间相同；

(3)确定FPGA的时钟频率，确保FPGA访问DDR的频率低于DDR的工作频率；

(4)对FPGA访问DDR的接口参数进行配置，所述接口参数包括位宽以及传输有效信号；

(5)确定FPGA侧分别指示DDR A和DDR B写满可读的信号；

(6)确定HPS侧分别指示DDR A和DDR B读空可写的信号。

2.根据权利要求1所述的基于SoC FPGA的数据传输系统，其特征在于，所述双倍速率同步动态随机存储器DDR A和DDR B空间大小相同，且DDR A空间结束地址与DDR B空间起始地址连续。

3.根据权利要求2所述的基于SoC FPGA的数据传输系统，其特征在于，所述FPGA访问所述双倍速率同步动态随机存储器DDR的频率低于所述双倍速率同步动态随机存储器DDR的工作频率。