[发明专利]一种基于FPGA的并行总线自动补偿方法在审
| 申请号： | 201710542239.5 | 申请日： | 2017-07-05 |
| 公开（公告）号： | CN107291651A | 公开（公告）日： | 2017-10-24 |
| 发明（设计）人： | 曹刚;秦刚;朱书杉 | 申请（专利权）人： | 山东超越数控电子有限公司 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42 |
| 代理公司： | 济南信达专利事务所有限公司37100 | 代理人： | 孙晶伟 |
| 地址： | 250100 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga 并行 总线 自动 补偿 方法 | ||
1.一种基于FPGA的并行总线自动补偿方法，其特征是
在并行总线正常运行之前，利用处理器在并行总线上发出低电平信号供FPGA采样，再在并行总线上发出高电平信号供FPGA采样；
FPGA获取所有信号线上的电平变化时刻，以并行总线中的一条信号线上的电平变化时刻为基准时刻；
在并行总线正常运行时，FPGA根据基准时刻，对并行总线上其他信号线的采样时间分别进行时钟补偿。
2.根据权利要求1所述的方法，其特征是所述FPGA通过自带时钟信号或所述处理器并行总线接口开出的时钟信号对并行总线信号采样。
3.根据权利要求2所述的方法，其特征是所述时钟信号频率是并行总线信号频率的2倍以上。
4.根据权利要求2所述的方法，其特征是所述FPGA使用CLK信号对所有信号线上的电平信号进行采样。
5.根据权利要求1-4任一所述的方法，其特征是所述处理器为带有外部并行总线的嵌入式处理器。
6.一种基于FPGA的并行总线自动补偿系统，其特征是包括FPGA模块，处理器，
其中在并行总线正常运行之前，利用处理器在并行总线上发出低电平信号供FPGA模块采样，再在并行总线上发出高电平信号供FPGA模块采样；
FPGA模块获取所有信号线上的电平变化时刻，以并行总线中的一条信号线上的电平变化时刻为基准时刻；
在并行总线正常运行时，FPGA模块根据基准时刻，对并行总线上其他信号线的采样时间分别进行时钟补偿。
7.根据权利要求6所述的系统，其特征是FPGA模块通过自带时钟信号或处理器并行总线接口开出的时钟信号对并行总线信号采样。
8.根据权利要求7所述的系统，其特征是FPGA模块使用CLK信号对所有信号线上的电平信号进行采样。
9.根据权利要求6-8任一所述的系统，其特征是处理器为带有外部并行总线的嵌入式处理器。
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