[发明专利]双面塑封扇出型系统级叠层封装结构及其制备方法

说明书

技术领域

本发明涉及半导体封装技术领域，特别是涉及一种双面塑封扇出型系统级叠层封装结构及其制备方法。

背景技术

更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(Flip Chip)，叠层封装(Package on Package，POP)等等。

扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。目前，扇出型晶圆级封装方法一般为：提供载体，在载体表面形成粘合层；在粘合层上光刻、电镀出重新布线层(Redistribution Layers，RDL)，并采用电镀工艺或打线工艺于重新布线层上形成金属连接柱；采用芯片键合工艺将芯片安装到重新布线层上；采用注塑工艺将芯片塑封于塑封材料层中；去除载体和粘合层；在重新布线层上光刻、电镀形成凸块下金属层(UBM)；在UBM上进行植球回流，形成焊球凸块。然而，上述扇出型晶圆级封装结构中只有芯片，而没有设置被动元件，功能比较单一，整体效率较低；同时，金属连接柱采用电镀工艺、打线工艺等形成，工艺比较复杂，成本较高。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双面塑封扇出型系统级叠层封装结构及其制备方法，用于解决现有扇出型晶圆级封装结构存在的能比较单一、整体效率较低、工艺比较复杂、成本较高等问题。

为实现上述目的及其他相关目的，本发明提供一种双面塑封扇出型系统级叠层封装结构的制备方法，所述双面塑封扇出型系统级叠层封装结构的制备方法包括如下步骤：

1)提供一载体；

2)于所述载体的上表面形成重新布线层，所述重新布线层包括相对的第一表面及第二表面；

3)于所述重新布线层的第一表面形成连接焊球，所述连接焊球与所述重新布线层电连接；

4)于所述重新布线层的第一表面键合半导体芯片，所述半导体芯片与所述重新布线层电连接；所述半导体芯片的上表面低于所述连接焊球的上表面；

5)于所述重新布线层的第一表面形成第一塑封层，所述第一塑封层填满所述连接焊球与所述半导体芯片之间的间隙，并将所述连接焊球及所述半导体芯片塑封；所述第一塑封层的上表面不高于所述连接焊球的上表面；

6)去除所述载体；

7)于所述重新布线层的第二表面键合被动元件，所述被动元件与所述重新布线层电连接；

8)于所述重新布线层的第二表面形成第二塑封层，所述第二塑封层填满所述被动元件之间的间隙，并将所述被动元件完全封裹塑封；

9)于所述第一塑封层的上表面形成焊料凸块，所述焊料凸块与所述连接焊球电连接。

优选地，步骤1)与步骤2)之间还包括于所述载体的上表面形成牺牲层的步骤；步骤2)中，所述重新布线层形成于所述牺牲层的上表面。

优选地，步骤2)包括如下步骤：

2-1)于所述载体的上表面形成金属线层；

2-2)于所述载体的上表面形成电介质层，所述电介质将所述金属线层包裹，且所述电介质层的上表面与所述金属线层的上表面相平齐。

优选地，步骤2)包括如下步骤：

2-1)于所述载体的上表面形成第一层金属线层；

2-2)于所述载体的上表面形成电介质层，所述电介质将第一层所述金属线层封裹，且所述电介质层的上表面高于所述金属线层的上表面；

2-3)于所述电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。

优选地，步骤3)中，采用植球工艺于所述重新布线层的第一表面形成所述连接焊球。