[发明专利]一种基于试商法的流水线处理器中除法器设计方法

说明书

技术领域

本发明属于计算机技术领域，涉及一种流水线处理器中除法器设计方法，特别是涉及一种基于试商法的流水线处理器中除法器设计方法。

背景技术

在CPU中，指令的解释执行过程可以分为取指、译码、执行、访存、回写五个子过程。利用流水线技术把一个复杂的任务分解为若干个子过程，每个子过程与其他子过程并行运行，可以提高了计算机内部时间上的并行性。

流水线是提高处理器性能的有效技术，而决定流水线瓶颈的是其各阶段中的最大值。加、减、乘、除是数值计算中常用的运算，其中，除法指令最为复杂，实现起来最困难，目前除法运算主要有SRT、Newton-Raphson和GoldSchmidt等算法。经典五级流水线中，除法指令运算最复杂，占用多个时钟周期，一个好的除法器设计，能有效提升流水线的性能。因此，除法器设计的好坏直接影响了处理器的整体性能。

发明内容

本发明的目的在于提供一种可以提高除法器运算速度、降低电路设计复杂度的基于试商法的流水线处理器中除法器设计方法。

本发明所采用的技术方案是：一种基于试商法的流水线处理器中除法器设计方法，其特征在于，包括以下步骤：

步骤1：确定FPGA流水线中执行指令的“瓶颈”阶段；

FPGA流水线把一个复杂的任务分解为若干个子进程，每个子过程与其他子过程并行运行，当流水线各个阶段任务的执行时间不相等时，流水线中执行时间最长的阶段在执行时，其他阶段将处于“阻塞”和“断流”，流水线中出现“瓶颈”阶段；

步骤2：利用试商法进行除法运算；

步骤3：设计基于试商法除法器，包括就绪、运算、结束和错误四个阶段；初始化除法器，除法器处于就绪阶段，读取操作数；如果除数为0，则表示除法运算出错，进入错误阶段，且将商和余数均设置为0，进入结束阶段并返回结果；如果除数不为0，则进入运算阶段，开始运算，运算完成之后，进入结束阶段并返回结果。

本发明与背景技术相比，具有的有益的效果是：

(1)高效性；

通过对FPGA流水线处理器中除法器运用高位试商法原理，同时结合除法器的四个执行阶段，可以提高处理器运算性能。

(2)低成本性；

使用FPGA现场可编程门阵列降低电路设计复杂度，从而降低设计成本。

附图说明

图1是本发明实施例中试商法的流程图；

图2是本发明实施例中除法器四个执行阶段的转换图。

具体实施方式

为了便于本领域普通技术人员理解和实施本发明，下面结合附图及实施例对本发明作进一步的详细描述，应当理解，此处所描述的实施示例仅用于说明和解释本发明，并不用于限定本发明。

请见图1和图2，本发明提供的一种基于试商法的流水线处理器中除法器设计方法，包括以下步骤：

步骤1：确定FPGA流水线中执行指令的“瓶颈”阶段；

FPGA流水线把一个复杂的任务分解为若干个子进程，每个子过程与其他子过程并行运行，单位时间内流水线所完成的任务数或输出结果的数量用吞吐率表示，吞吐率的计算公式如下：

其中，n为任务数，t_k是处理n个任务所用的时间；

当流水线各个阶段任务的执行时间不相等时，流水线中执行时间最长的阶段在执行时，其他阶段将处于“阻塞”和“断流”，流水线中出现“瓶颈”阶段；当FPGA流水线中出现“瓶颈”阶段，FPGA流水线的实际吞吐率为：

其中，Δt_i为流水线第i段执行任务所用的时间，m表示流水线共有m段，分母中第一部分为流水线完成第一个任务所用的时间，第二部分为完成剩余的n-1个任务所用的时间；

步骤2：利用试商法进行除法运算；

试商法的基本思想是依次用被除数的最高位减去除数，根据减法运算的结果确定商的各位是0还是1，最后得到商和余数，首先初始化基本参数使被除数为A，除数为B，商为Q，余数为R，被除数的位数为[n:1]，然后利用试商法进行运算，试商法的运算步骤如下：

步骤2.1：取被除数A的最高位A[n]作为被减数，除数B作为减数，进行减法操作，如果差大于等于0，则商Q的最高位Q[n]商1，反之为0；