[发明专利]一种基于闪存页错误特性降低LDPC译码延迟的方法

说明书

本发明公开了一种基于闪存页错误特性降低LDPC译码延迟的方法，随着MLC NAND闪存制成工艺的提升，存储单元的尺寸越来越小单元之间的耦合干扰变得更加强烈，引起高的比特错误率，高的比特错误率严重影响着数据的可靠性。具有强纠错能力的LDPC码被广泛使用以保证数据可靠性。然而，当采用LDPC码时，MLC NAND闪存的MSB页和LSB页有着不平衡的译码延迟，LSB页的译码延迟高于MSB页的译码延迟由于LSB页有着较高的比特错误率，造成差的MLC闪存读性能。本发明根据MSB页的译码结果和保存错误模式为LSB页译码提供有利信息用以降低LSB页的译码延迟，从而缩小这两个页之间译码延迟的差距以提高MLC闪存读性能。

技术领域

本发明属于固态盘存储技术领域，更具体地，涉及一种基于闪存页错误模式降低LDPC译码延迟的方法。

背景技术

NAND闪存具有大容量、低能耗和非易失性等特征被广泛应用于计算机存储系统和消费级电子产品。通过制成工艺的提升，单元尺寸缩减以及多比特技术的使用，每单元存储较多的数据比特，例如多层单元(Multi-Level Cell，简称MLC)NAND闪存每单元存储两个比特，提高了闪存的容量。然而，强烈的单元之间的耦合干扰以及保存错误的发生引起高的比特错误率，降低了数据可靠性。

有鉴于此，目前纠错码被广泛采用以降低比特错误率从而保证数据可靠性，其中低密度奇偶校验(Low Density Parity Check，简称LDPC)码作为一种具有强纠错能力的纠错码，被用于MLC NAND闪存中以提高数据可靠性。

然而，现有的LDPC纠错算法在保证MLC NAND闪存的数据可靠性方面存在一个严重的问题，即使用现有的LDPC译码算法对MLC NAND闪存的MSB页和LSB页进行纠错时，译码延迟差距较大，LSB页的译码延迟高于MSB页的译码延迟。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种基于闪存页错误特性降低LDPC译码延迟的方法，其目的在于，通过首先分析MLC NAND闪存的保存错误特征，然后使用检测电平提取MLC NAND闪存初始MSB和LSB软判决信息，然后将初始MSB软判决信息传输到LDPC译码器中进行译码，将译码结果对应的MSB软信息存储在一个缓存中，最后将提取的MLC NAND闪存保存错误特征和译码结果对应的MSB软信息以及初始MSB软判决信息相结合以优化初始LSB软判决信息，并将优化后的LSB软判决信息送入LDPC译码器中进行译码，在译码的过程中将优化后的LSB软判决信息融入到LDPC的译码判决过程，从而能够解决LSB的译码延迟高，MSB和LSB之间的译码延迟差距大的技术问题。

为实现上述目的，按照本发明的一个方面，提供了一种基于闪存页错误特性降低LDPC译码延迟的方法，是应用在MLC NAND闪存系统中，所述方法包括以下步骤：

(1)发出顺序写命令，根据该顺序写命令使用LDPC编码器对部分比特数据进行编码，并将编码后所得到的码字传输到页面寄存器，其中n表示LDPC编码过程中的码字长度；

(2)将页面寄存器中的比特序列写入到TLC NAND闪存的MSB页，对剩余的比特数据执行步骤(1)的处理，并将处理得到的已经完成编码所得到的码字写入MLC NAND闪存的LSB页；

(3)使用检测电平分别提取步骤(2)存储在MSB页中的码字和LSB页中的码字由于分别受到保存错误而变成的新的比特序列和所对应的初始MSB软判决信息和初始LSB软判决信息根据和提取MLC NAND闪存的保存错误模式，将获得的新的比特序列对应的初始MSB软判决信息传输到页面寄存器中，将初始MSB软判决信息从页面寄存器传输到LDPC译码器，使用标准最小和译码算法对初始MSB软判决信息进行LDPC译码，以获得MSB软信息使用所提取的保存错误模式和MSB软信息对初始LSB软判决信息进行优化处理，以得到新的LSB软判决信息