[发明专利]一种多节锂电池保护芯片电路在审
申请号: | 201710567214.0 | 申请日: | 2017-07-12 |
公开(公告)号: | CN107196377A | 公开(公告)日: | 2017-09-22 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 长沙方星腾电子科技有限公司 |
主分类号: | H02J7/00 | 分类号: | H02J7/00 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 410205 湖南省长沙市长沙高新开*** | 国省代码: | 湖南;43 |
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摘要: | |||
搜索关键词: | 一种 锂电池 保护 芯片 电路 | ||
技术领域
本发明属于半导体集成电路技术领域,具体涉及一种多节锂电池保护芯片电路。
背景技术
随着手持设备的应用越来越广泛,锂电池在生活中应用也越来越多。锂电池在充电和放电的过程中,需要对其过充电电压、过放电电压和放电电流等关键参数进行监控,以防止电池提前损坏和保证使用中的安全。
目前,单节锂电池保护芯片的技术已经很成熟。但是,在电动车、电动机等应用场合,需要使用多节锂电池。传统的多节锂电池保护技术,是在每节锂电池上使用一颗单节锂电池保护芯片。这种传统的多节锂电池保护技术不仅成本非常高,而且不利于多节锂电池之间的联动保护。
发明内容
为解决多节锂电池保护技术成本高且联动保护性能差的技术问题,本发明提供了一种成本低的多节锂电池保护芯片。
一种多节锂电池保护芯片电路,第一锂电池BAT1、第二锂电池BAT2、第三锂电池BAT3串联后接于地和电压源之间,所述电路包括:第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、基准电压模块、第一加法模块、第二加法模块、第一比较器COMP1、第二比较器COMP2、第三比较器COMP3和逻辑处理模块;
所述第一电阻R1、第二电阻R2串联后与所述第一锂电池BAT1并联;所述第三电阻R3、第四电阻R4串联后与所述第二锂电池BAT2并联;所述第五电阻R5、第六电阻R6串联后与所述第三锂电池BAT3并联;
所述第一电阻R1和第二电阻R2之间设有第一节点A1,所述第三电阻R3和第四电阻R4之间设有第二节点A2,所述第五电阻R5和第六电阻R6之间设有第三节点A3;
所述基准电压模块产生基准电压输出给第一比较器COMP1的正输入端、第一加法模块的第一输入端和第二加法模块的第一输入端;
所述第一加法模块的第二输入端接第一锂电池BAT1的正端VC1,输出接所述第二比较器COMP2的正输入端;所述第二加法模块的第二输入端接第二锂电池BAT2的正端VC2,输出接所述第三比较器COMP3的正输入端;
所述第一比较器COMP1的负输入端接第一节点A1;所述第二比较器COMP2的负输入端接第二节点A2;所述第三比较器COMP3的负输入端接第三节点A3;
所述第一比较器COMP1、第二比较器COMP2、第三比较器COMP3的输出接所述逻辑处理模块的输入,逻辑处理模块的输出为芯片的输出端OUT。
上述电路中,所述电源端还为第一比较器COMP1、第二比较器COMP2、第三比较器COMP3和逻辑处理模块提供电源。
本发明电路中采用一颗单芯片就解决了多节锂电池的保护问题,而且与传统的多节锂电池保护技术相比,本发明可以实现多节锂电池之间的联动保护,实现更多的系统功能。
附图说明
图1是本发明实施方式提供的多节锂电池保护芯片电路的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了,下面结合具体实施方式并参照附图,对本发明进一步详细说明。应该理解,这些描述只是示例性的,而并非要限制本发明的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本发明的概念。
为解决多节锂电池保护技术成本高且联动保护性能差的技术问题,本发明提供了一种成本低的多节锂电池保护芯片。本发明提供了一种多节锂电池保护芯片电路,如图1所示,第一锂电池BAT1、第二锂电池BAT2、第三锂电池BAT3串联后接于地和电压源之间,所述电路包括:第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、基准电压模块1、第一加法模块2、第二加法模块3、第一比较器COMP1、第二比较器COMP2、第三比较器COMP3和逻辑处理模块4;
所述第一电阻R1、第二电阻R2串联后与所述第一锂电池BAT1并联;所述第三电阻R3、第四电阻R4串联后与所述第二锂电池BAT2并联;所述第五电阻R5、第六电阻R6串联后与所述第三锂电池BAT3并联;
所述第一电阻R1和第二电阻R2之间设有第一节点A1,所述第三电阻R3和第四电阻R4之间设有第二节点A2,所述第五电阻R5和第六电阻R6之间设有第三节点A3;
所述基准电压模块1产生基准电压输出给第一比较器COMP1的正输入端、第一加法模块2的第一输入端和第二加法模块3的第一输入端;
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