[发明专利]一种SRAM控制方法及控制器、控制系统

说明书

本文公布了一种SRAM控制方法及控制器、控制系统，包括：根据自身SRAM的读请求和/或写请求，向自身SRAM读数据和/或写数据；将针对兄弟SRAM的读请求通过先进的可扩展接口AXI总线输出到相应的兄弟SRAM控制器；将来自所述自身SRAM或所述兄弟SRAM控制器的读数据通过所述AXI总线输出。本申请能够实现多个DSP交叉访问多个SRAM。

技术领域

本发明涉及通信领域，具体涉及一种SRAM控制方法及控制器、控制系统。

背景技术

在通信系统中，通常使用静态随机存取存储器(SRAM，Static random accessMemory)作为指令/数据的暂存区，在针对多核片上系统(SOC， system-on-a-Chip)中，若有多个DSP需要暂存指令，就需要多个SRAM与 DSP一一对应，每个DSP端口遵循先进的可扩展接口(AXI，Advanced extensible Interface)总线协议。由于应用场景的不同，多个DSP需要的指令容量不同，当其中某个或者某些DSP处于空闲(IDLE)时，出于功耗考虑，会关掉对应的时钟，此时对应的SRAM处于空闲状态，使得多个DSP对应的多AXI接口访问SRAM的利用效率低，造成了资源浪费。

发明内容

为了解决上述技术问题，本发明实施例提供了一种SRAM控制方法及控制器、控制系统，能够实现多个DSP交叉访问多个SRAM。

本申请提供了：

一种静态随机存取存储器SRAM控制方法，包括：

根据自身SRAM的读请求和/或写请求，向自身SRAM读数据和/或写数据；

将针对兄弟SRAM的读请求通过先进的可扩展接口AXI总线输出到相应的兄弟SRAM控制器；

将来自所述自身SRAM或所述兄弟SRAM控制器的读数据通过所述AXI 总线输出。

其中，所述将来自所述自身SRAM或所述兄弟SRAM控制器的读数据通过AXI总线输出，包括：当AXI总线准备好且用于暂存待输出的读数据的先进先出存储器FIFO为空时，所述读数据直接输出到AXI总线上。

其中，所述将来自所述自身SRAM或所述兄弟SRAM控制器的读数据通过AXI总线输出，包括：将所述读数据存入FIFO直到AXI总线准备好再输出到AXI总线上。

其中，所述向自身SRAM读数据和/或写数据、和/或将针对兄弟SRAM 的读请求通过AXI总线输出到相应的兄弟SRAM控制器之前，还包括：以写请求优先级最低、读请求轮流的策略对所述写请求和/或读请求进行仲裁。

其中，所述以写请求优先级最低、读请求轮流的策略对所述写请求和/或读请求进行仲裁，包括：自身SRAM的读请求和兄弟SRAM的读请求轮流执行，当一个读请求的读数据执行结束后，发生优先级轮换，所述读请求的优先级置于次低；其中，所述读请求的初始优先级按照端口顺序预先指定。

其中，所述向自身SRAM读数据和/或写数据、和/或将针对兄弟SRAM 的读请求通过AXI总线输出到相应的兄弟SRAM控制器，包括：在读数据有效信号指示为有效时，将所述读数据有效信号所对应SRAM上的读数据通过相应的AXI端口输出。

其中，所述向自身SRAM读数据和/或写数据、和/或将针对兄弟SRAM 的读请求通过AXI总线输出到相应的兄弟SRAM控制器之前，还包括：利用 FIFO将所述读请求和/或所述写请求暂存。

其中，所述利用FIFO将所述读请求和/或所述写请求的暂存，包括：将所述读请求和所述写请求分开在不同的FIFO中存放。

其中，所述利用FIFO将所述读请求和/或所述写请求的暂存，包括：将所述读请求或所述写请求中的指令请求和指令内容分别存放在不同的FIFO 中。