[发明专利]基于可重构数据流系统芯片阵列的3D图学渲染加速系统

权利要求书

1.一种基于可重构数据流系统芯片阵列的3D图学渲染加速系统，其特征在于，包括：单核或多核的CPU芯片；N个3D图学渲染加速卡；带有N个PCIe插槽的母板；其中：

N个3D图学渲染加速卡经由所述母板上的PCIe插槽以及PCIe总线与所述CPU芯片相连；

每个3D图学渲染加速卡包括：一个3DX-FPGA芯片阵列、DMA芯片和M个SDRAM芯片；其中，所述3DX-FPGA芯片阵列包括：X×Y个用于3D图学渲染加速的3DX-FPGA芯片；所述SDRAM芯片用于存储3D数据；所述DMA芯片经由PCIe总线与CPU芯片相连而成为CPU对FPGA阵列读与写数据的协处理器；

每个3DX-FPGA芯片的逻辑由K个XPU模块组成，每个XPU模块由J个射线跟踪核组成；

GPU芯片，该GPU芯片经由PCIe总线与CPU芯片相连而成为CPU的协处理器；

其中，N、X、Y、M、K、J均为大于0的整数。

2.根据权利要求1所述的3D图学渲染加速系统，其特征在于，所述的3DX-FPGA芯片阵列包含的X×Y个3DX-FPGA芯片利用3D图学渲染加速卡上的焊接金属线以X-Y矩阵的形式连接。

3.根据权利要求1所述的3D图学渲染加速系统，其特征在于，所述3DX-FPGA芯片的设计流程分成两部分：应用逻辑部分与应用平台部分，其中：

所述应用逻辑部分采取3D数据流机(3D Dataflow Machine)的硬件语言(HardwareDescription Language，简称HDL)的设计流程；

所述应用平台部分采取3DX-FPGA全能设计流程(Versatile Design System，简称VDS)。

4.根据权利要求1所述的3D图学渲染加速系统，其特征在于，所述3DX-FPGA芯片是一个具有两层逻辑结构的电路；

其中，上层的可重构层电路与下层的逻辑层电路并存而相互叠加成为一体，形成一个平行叠加而相互信号紧密连接的完整应用电路。

5.根据权利要求4所述的3D图学渲染加速系统，其特征在于，所述的逻辑层电路是一个以X-Y二维矩阵形式排列的逻辑模块阵列；

其中，该逻辑模块阵列包括：

一个四面环绕的可重构输入-输出模块环(Reconfigurable Input-Output BlockRing)；以及

一个被可重构输入-输出模块环包围的可重构核心逻辑矩阵模块阵列(Reconfigurable Core Logic Matrix Block Array)。

6.根据权利要求5所述的3D图学渲染加速系统，其特征在于，所述的可重构输入-输出模块环由多种不同型的输入-输出模块组成；

各个不同型的输入-输出模块的功能为实时可重构(real-time reconfigurable)，即各个不同输入-输出模块体现在应用中的功能由它在3D图学渲染计算加速中的功能需求实时决定。

7.根据权利要求6所述的3D图学渲染加速系统，其特征在于，所述的可重构核心逻辑矩阵模块阵列由3DX-FPGA芯片上层的可重构层电路控制而重构为5个不同的巨函数模块(Megafunction Block)：

A.PCIEC(PCIE Core)巨函数模块，其功能为：基于PCIE总线协议的DMA(Direct MemoryAccess)；

B.PCIEA(PCIE Application)巨函数模块，其功能为：读写DMA数据并分配至寄存器与RAM块(RAM Block，简称RAMB)；

C.SDCTL(SDRAM Control)巨函数模块，其功能为：3DX-FPGA外SDRAM的控制；

D.CACHE(Cache Memory and Cache Control)巨函数模块，其功能为：3D数据中间缓存与控制；

E.RENDER(Render Frame)，其功能为：3D渲染计算模块；

其中，每一个巨函数模块都是根据不同的应用规格而可重构的。