[发明专利]时钟校正方法以及电子装置

说明书

本发明揭露一种时钟校正方法以及电子装置。其中，该时钟校正方法包含：执行校正操作从而找出在存储装置的第一时钟频率下存储控制器参数的第一设定范围；找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围；以及根据所述第一设定范围与第二设定范围的重叠范围确定所述存储控制器参数的校正设定。本发明提供的时钟校正方法以及电子装置可改善用户体验。

交叉引用

本发明是申请日为2014年7月25日、申请号为201410357156.5、发明名称为“时钟发生装置、时钟发生方法以及电子装置”的专利的分案申请。

技术领域

本发明涉及一种时钟驱动装置所用时钟信号的时钟频率改变方法。特别地，本发明涉及一种在可控时钟源(controllable clock source)处于锁频(frequency-locked)状态下控制可控时钟源以生成具有频率转换的时钟信号的装置及其方法。

背景技术

存储装置是电子装置中的关键部件。例如，存储装置可包含用于缓冲指令与数据的动态随机存取存储器(Dynamic Random Access Memory,DRAM)。本领域技术人员可知，电子装置的计算负载并不总是处于高值。如果正常模式下存储装置工作在最高时钟频率下，将导致较高的电量消耗。在电子装置的计算负载小于阈值时，传统的电源管理设计可改变存储器时钟的时钟频率。降低时钟频率也使得供电电压随之下降，这样可降低电量消耗并且延长电池寿命(如果电子装置是使用电池供电的便携式装置)。

通常，由时钟发生器生成存储器时钟，例如锁相环(Phase-Locked Loop,PLL)。当允许降低存储装置的时钟频率时，存储控制器控制存储装置进入自行更新模式(self-refresh mode)，然后调整PLL从而改变存储器时钟的时钟频率。然而，当PLL的输入具有显著频率改变时，时钟发生器生成的存储器时钟不能快速追踪到PLL输入的频率改变。因此，PLL留在锁频状态。在PLL再次进入锁频状态之前，生成存储器时钟处于不稳定状态。然而，PLL需要一段时间以再次进入锁频状态从而提供具有降低时钟频率的稳定存储器时钟。因此，在PLL提供具有降低时钟频率的稳定存储器时钟以及存储装置离开自行更新模式之前，系统不能存取存储装置。如果存在需要立即存取存储装置的实时任务，其中由于频率改变导致无法存取存储装置，则不能正常实施实时任务，这样会引起系统故障。

发明内容

有鉴于此，本发明揭露一种时钟校正方法以及电子装置。

本发明实施例提供一种电子装置，包含：存储控制器，配置以控制存储装置的存取；以及处理器，配置以执行校正操作从而找出在所述存储装置的第一时钟频率下存储控制器参数的第一设定范围，找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围，以及根据所述第一设定范围与第二设定范围的重叠范围确定所述存储控制器参数的校正设定。

本发明另一实施例提供一种时钟校正方法，包含：执行校正操作从而找出在存储装置的第一时钟频率下存储控制器参数的第一设定范围；找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围；以及根据所述第一设定范围与第二设定范围的重叠范围确定所述存储控制器参数的校正设定。

本发明提供的时钟校正方法以及电子装置可改善用户体验。

附图说明

图1是根据本发明实施例描述的电子装置示意图；

图2描述由图1所示的跳频控制器控制的具有频率跳变的DFS示意图；

图3描述由图1所示的跳频控制器控制的具有频率跳变的SSC示意图；

图4是根据本发明实施例描述的开机校正操作流程图。

具体实施方式