[发明专利]跨时钟域异步FIFO及数据处理方法

说明书

技术领域

本发明涉及集成电路设计技术领域。

背景技术

FIFO存储器广泛应用于各种领域，例如缓存解串后的高速串行信号，在包处理时暂时存储数据包或者缓存与硬盘来往的数据。最先写入的数据最先从FIFO中读取出来。

FIFO缓冲器使用RAM实现，进出RAM的数据由跟踪读写地址的地址计数器控制。地址计数器定位进出RAM的数据，确保存储器能够接受新的数据，避免RAM溢出。

FIFO存储系统产生FIFO满和FIFO空状态标志，表明FIFO处于满状态还是空状态。这些标志表示RAM中是否有足够的空间来读写。FIFO满状态标志用来避免对一个已满的FIFO写入数据，FIFO空状态标志用来避免对一个空的FIFO读取数据。

FIFO存储系统可以是同步的也可以是异步的。读取时钟和写入时钟在同一个时钟域内的FIFO被称为同步FIFO，反之被称为异步FIFO。异步FIFO用于FIFO两侧是不同时钟的数字系统中。不论在同步还是异步FIFO系统中，读和写地址计数器，是环形计数器，当读地址和写地址超限时，会跳转到初始值。

以深度为512的FIFO为例，在逻辑上，几乎满、满状态和写入地址、读取地址、几乎满偏移量之间的关系为：当写地址与几乎满偏移量的九位二进制加法运算的值比读地址大时，进入几乎满状态，当处于几乎满状态且写地址等于读地址时，进入满状态。

发明内容

本发明所要解决的技术问题是，提供一种资源占用较低的跨时钟域异步FIFO及数据处理方法。

本发明解决所述技术问题采用的技术方案是，跨时钟域异步FIFO，包括BRAM阵列和与BRAM阵列连接的FIFO控制器、写入地址锁存器、写入数据锁存器、读取地址锁存器和读取数据锁存器；

所述FIFO控制器包括读取加法器、读计数器、几乎空状态判断逻辑单元和空状态判断逻辑单元、写入加法器、写计数器、几乎满状态判断逻辑单元、满状态判断逻辑单元、第一比较器、第二比较器和第三比较器，

第一比较器的两个输入端分别连接第二参考点和读加法器，输出到几乎空状态判断逻辑单元；

第二比较器的两个输入端分别连接第一参考点和第二参考点，输出到空状态判断逻辑单元和满状态判断逻辑单元；

第三比较器的两个输入端分别连接第一参考点和写加法器，输出到几乎空状态判断逻辑单元；

第一参考点连接读计数器的输出端，第二参考点连接写计数器的输出端；

其特征在于：

在读加法器和第一比较器之间，设置有一个二进制到格雷码转换器，

在读计数器和第一参考点之间，设置有一个二进制到格雷码转换器，

在写计数器和第二参考点之间，设置有一个二进制到格雷码转换器，

在写加法器和第三比较器之间，设置有一个二进制到格雷码转换器。

本发明的跨时钟域异步FIFO数据处理方法包括下述步骤：

A)检测RAM读地址并与几乎空偏移量相加，然后与RAM写地址比较，对比较结果作几乎空状态判断；

B)检测RAM读地址并与RAM写地址比较，对比较结果作空状态判断和满状态判断；

C)检测RAM写地址并与几乎满偏移量相加，然后与RAM读地址比较，对比较结果作几乎满状态判断；

其特征在于，上述步骤中，进行相加的数据皆是二进制数据，进行比较的数据皆是由二进制转为格雷码的数据。

具体的说，

所述步骤A)为：检测二进制RAM读地址并与二进制几乎空偏移量相加，将相加的结果转换为格雷码，与由二进制RAM写地址转换而来的格雷码RAM写地址比较，对比较结果作几乎空状态判断；

所述步骤B)为：检测二进制RAM读地址并转换为格雷码RAM读地址，与二进制RAM写地址转换而来的格雷码RAM写地址比较，对比较结果作空状态判断和满状态判断；

所述步骤C)为：检测二进制RAM写地址并与二进制几乎满偏移量相加，将结果转换为格雷码，然后与由二进制RAM读地址转换而得的格雷码RAM读地址比较，对比较结果作几乎满状态判断。

本发明的有益效果是，能降低FIFO控制逻辑所占面积，减少工作过程中内部信号的毛刺，提高FIFO在工作时的稳定性。

附图说明

图1为跨时钟域异步FIFO的电路框图。

图2为本发明的状态生成模块框图。