[发明专利]一种半导体器件的布局结构

说明书

本发明提供了一种半导体器件的布局结构，包括：基底；沿第一方向并列且间隔地设置于基底上的第一晶体管阵列和第二晶体管阵列；其中，第一晶体管阵列包括沿与第一方向垂直的第二方向依次电连接设置的第一晶体管和第三晶体管；第二晶体管阵列包括沿第二方向依次电连接设置的第二晶体管和第四晶体管；第一晶体管和第二晶体管包括第一类型晶体管，第三晶体管和第四晶体管包括第二类型晶体管；其中，第一晶体管和第三晶体管之间设置有第一间隔空间区域，第二晶体管和第四晶体管之间设置有第二间隔空间区域，第一间隔空间区域在第一方向上与第四晶体管相对设置，第二间隔空间区域在第一方向上与第三晶体管相对设置。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的布局结构。

背景技术

在集成电路制造领域，随着MOS晶体管的不断缩小，尤其是在28nm以下的工艺中，各种因为器件的物理极限所带来的二级效应不可避免，器件的特征尺寸按比例缩小变得困难，其中MOS晶体管器件及其电路制造领域容易出现从栅极向衬底的漏电问题。

当前工艺的解决方法是采用高K栅极材料和金属栅的方法，所述高K金属栅极包括高K介电层、覆盖层、功函数层，扩散阻挡层和金属导电层等，虽然在金属栅极结构中形成有扩散阻挡层，但是仍然难以控制所述金属导电层的横向扩散(lateral diffusion)，例如从NMOS金属栅极(NMG)到PMOS金属栅极(PMG)扩散，或者从PMOS金属栅极到NMOS金属栅极扩散，所述扩散会导致金属栅极功函数偏移，影响阈值电压等。

其中，在SRAM中上拉晶体管和下拉晶体之间的边界空间越大，所述阈值电压的变化越小，但是由于器件尺寸的减小，不可能进一步增加边界空间的大小。此外，在SRAM中上拉晶体管对于边界空间的大小更为敏感，对器件的影响更大。

因此，需要对目前所述半导体器件的设计进行改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供了一种半导体器件的布局结构，所述布局结构包括：

基底；

第一晶体管阵列和第二晶体管阵列，所述第一晶体管阵列和所述第二晶体管阵列沿第一方向并列且间隔地设置于所述基底上；

其中，所述第一晶体管阵列包括沿与所述第一方向垂直的第二方向依次电连接设置的第一晶体管和第三晶体管；所述第二晶体管阵列包括沿所述第二方向依次电连接设置的第二晶体管和第四晶体管；所述第一晶体管和所述第二晶体管包括第一类型晶体管，所述第三晶体管和所述第四晶体管包括第二类型晶体管；

其中，所述第一晶体管和所述第三晶体管之间设置有第一间隔空间区域，所述第二晶体管和所述第四晶体管之间设置有第二间隔空间区域，所述第一间隔空间区域在所述第一方向上与所述第四晶体管相对设置，所述第二间隔空间区域在所述第一方向上与所述第三晶体管相对设置。

可选地，所述第三晶体管和所述第四晶体管在所述第二方向上交错设置。

可选地，在所述第二方向上依次顺序的设置所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第一晶体管。

可选地，所述第一晶体管为第一下拉NOMS晶体管，所述第二晶体管为第二下拉NMOS晶体管，所述第三晶体管为第一上拉PMOS晶体管，所述第四晶体管为第二上拉PMOS晶体管；