[发明专利]存储器装置的行解码器

权利要求书

1.一种存储器装置的行解码器，其特征在于，包括：

第一选择电路与第二选择电路，与所述存储器装置中的存储器阵列相互串叠；以及

解码电路，电性连接所述第一选择电路与所述第二选择电路，并接收包括第一子地址与第二子地址的行地址，所述解码电路基于所述第一子地址产生用以控制所述第一选择电路的第一解码数据，并基于所述第二子地址产生用以控制所述第二选择电路的第二解码数据，且所述解码电路包括：

第一解码器，将所述第一子地址解码成所述第一解码数据，且所述第一解码数据响应于所述第二子地址中的第一预设比特的改变而被反转。

2.根据权利要求1所述的存储器装置的行解码器，其特征在于，所述第一预设比特为所述第二子地址的最低有效比特。

3.根据权利要求2所述的存储器装置的行解码器，其特征在于，所述第一解码器包括：

第一反相器，接收所述第一子地址中的第一比特；

第二反相器，接收所述第一子地址中的第二比特；

第一多工器与第二多工器，分别接收所述第一比特与所述第一反相器的输出比特，且所述第一多工器与所述第二多工器分别受控于所述第一预设比特，以致使所述第一多工器与所述第二多工器的输出比特互为反相；

第三多工器与第四多工器，分别接收所述第二比特与所述第二反相器的输出比特，且所述第三多工器与所述第四多工器分别受控于所述第一预设比特，以致使所述第三多工器与所述第四多工器的输出比特互为反相；

第一与门，电性连接所述第一多工器与所述第三多工器的输出端；

第二与门，电性连接所述第二多工器与所述第三多工器的输出端；

第三与门，电性连接所述第一多工器与所述第四多工器的输出端；以及

第四与门，电性连接所述第二多工器与所述第四多工器的输出端，且所述第一与门至所述第四与门产生所述第一解码数据。

4.根据权利要求2所述的存储器装置的行解码器，其特征在于，所述第一解码器包括：

第一同或门，接收所述第一子地址中的第一比特与所述第一预设比特；

第二同或门，接收所述第一子地址中的第二比特与所述第一预设比特；

第一反相器，电性连接所述第一同或门的输出端；

第二反相器，电性连接所述第二同或门的输出端；

第一与门，电性连接所述第一同或门的输出端与所述第二同或门的输出端；

第二与门，电性连接所述第二同或门的输出端与所述第一反相器的输出端；

第三与门，电性连接所述第一同或门的输出端与所述第二反相器的输出端；以及

第四与门，电性连接所述第一反相器的输出端与所述第二反相器的输出端，且所述第一与门至第四与门产生所述第一解码数据。

5.根据权利要求2所述的存储器装置的行解码器，其特征在于，还包括第三选择电路，电性连接所述解码电路且通过所述第二选择电路电性连接所述第一选择电路，其中所述行地址还包括第三子地址，所述解码电路还基于所述第三子地址产生用以控制所述第三选择电路的第三解码数据，所述解码电路还包括：

第二解码器，将所述第二子地址解码成所述第二解码数据；以及

第三解码器，将所述第三子地址解码成所述第三解码数据。

6.根据权利要求5所述的存储器装置的行解码器，其特征在于，所述行地址具有3×K比特，所述第一选择电路中的N²个选择器分别受控于所述第一解码数据，所述第二选择电路中的N个选择器分别受控于所述第二解码数据，所述第三选择电路中的选择器受控于所述第三解码数据，且所述第一选择电路中的所述N²个选择器、所述第二选择电路中的所述N个选择器以及所述第三选择电路中的所述选择器分别包括N个开关，其中N＝2^K，且K为正整数。