[发明专利]基于FPGA的三维卷积器

权利要求书

1.基于FPGA的三维卷积器，包括在FPGA中实现的输入数据存储模块、二维卷积器阵列模块、加法器模块和数据输出控制器模块，其中：

输入数据存储模块，用于将多幅待处理特征图缓存在FPGA内部RAM中，并发送；

二维卷积器阵列模块，包括多个二维卷积器，用于对多幅待处理特征图与二维卷积核进行卷积，并输出多个卷积结果；

加法器模块，包括多个多输入加法器，用于将二维卷积器阵列模块输出的多个卷积结果与中间数据延迟线模块的输出相加并输出；

数据输出控制器模块，用于控制加法器模块的多个相加结果输出的先后顺序，并将多个相加结果输出；

其特征在于：所述基于FPGA的三维卷积器，还包括三维卷积核存储模块和中间数据延迟线模块，其中：

三维卷积核存储模块，用于存储三维卷积核的数值，并将三维卷积核的数值输出给二维卷积器阵列模块；

中间数据延迟线模块，包括多条中间数据延迟线，每条中间数据延迟线与一个或多个二维卷积器相连，用于将一个二维卷积器的卷积结果延迟后输出，或将多个二维卷积器的卷积结果相加，并将相加结果延迟后输出。

2.根据权利要求1中所述的基于FPGA的三维卷积器，其特征在于：所述三维卷积核存储模块，其存储三维卷积核的数值，是按照三维卷积核的长度值，将一个三维卷积核以多个二维卷积核的形式进行的。

3.根据权利要求1中所述的基于FPGA的三维卷积器，其特征在于：所述二维卷积器阵列模块，采用全缓存模式，通过循环展开和流水线的运算方法实现对待处理特征图和二维卷积核的二维卷积运算，并将卷积结果输出给中间数据延迟线模块或加法器模块。

4.根据权利要求1中所述的基于FPGA的三维卷积器，其特征在于：所述多个多输入加法器，其中一个多输入加法器与多个二维卷积器相连，用于将多个二维卷积器的卷积结果相加并输出，其余多输入加法器与一条中间数据延迟线和一个或多个二维卷积器相连，用于将一条中间数据延迟线和一个或多个二维卷积器的运算结果相加输出。

5.根据权利要求1中所述的基于FPGA的三维卷积器，其特征在于：所述数据输出控制器模块，其控制加法器模块的多个相加结果输出的先后顺序，是根据各加法器对应的中间数据延迟线上所连二维卷积器的数量不同实现的。