[发明专利]芯片顶层防护层完整性检测装置

权利要求书

1.一种芯片顶层防护层完整性检测装置，其特征是，由顶层金属线AB、运放AMP和AMP1、

PMOS管M1和M2、NMOS管M3、开关S1和S2、基准电流源I、带时钟端的比较器COMP、计数器CT、数字比较器DCMP构成；顶层金属布线网络等效为电阻R1，运放AMP1的正输入端接外部基准电压VREF1，AMP1的输出端接NMOS管M3的栅极，AMP1的负输入端接M3的源极，M3的源极同时也接顶层金属线AB的输入端A，金属线AB的输出端B接地，M3的漏极接PMOS管M1的漏极，M1的栅极和漏极短接，M1的源极接电源，PMOS管M2的栅极与M1的栅极连接，M2的源极接电源，漏极与开关S1的一端相接，开关S1的另一端与开关S2的一端连接，并且公共端VA连接运放AMP的负输入端，开关S2的另一端连接基准电流源I的输入端，基准电流源I的输出端接地，开关S1和S2的导通与断开由比较器COMP控制，故比较器输出VC连接至S1和S2的控制端，运放AMP的正输入端接外部参考电压VREF2，积分电容C一端连接AMP的负输入端，另一端连接AMP的输出端VB，复位开关S与积分电容C并联，AMP的输出端VB连接比较器COMP的正输入端，COMP的负输入端接外部参考电压VREF3，COMP的输出端VC接计数器CT的输入端，计数器CT的输出端连接数字比较器DCMP，比较器COMP和计数器CT的时钟输入端都接外部输入时钟CLK，数字比较器DCMP的输出即为整个检测结构的报警信号输出ALARM。

2.如权利要求1所述的芯片顶层防护层完整性检测装置，其特征是，各部分时序、连接关系为，运放AMP1、NMOS管M3和顶层金属线AB构成了电阻-电流转换电路，并将M3的源极电位钳制在VREF1，故流过金属线AB的电流值I1＝VREF1/R_AB，PMOS管M1和M2构成电流镜结构，将流过金属线AB的电流I1镜像到M2支路，开关S1和S2受比较器COMP输出VC控制，交替利用电流I1和基准电流I对电容C进行充放电，当VC为低电平时，S2闭合，S1断开，当VC为高电平时，S1闭合，S2断开，电容C、复位开关S和运放AMP构成积分电路，对电流I1和基准电流I进行积分，比较器COMP对积分结果与外部基准电压VREF3进行比较，并根据比较结果控制开关S1和S2，选择接入的电流源头，比较器COMP在时钟上升沿时刻进行比较，在时钟下降沿时刻，计数器CT对比较器COMP输出进行采样统计，计数器CT对一定CLK周期数目内的比较器COMP输入结果进行“1”的统计，并将统计结果送至数字比较器DCMP，数字比较器DCMP将计数器CT输出结果与预先存入的阈值进行比较，若超过阈值，则认为受到攻击，输出有效ALARM报警信号。

3.如权利要求1所述的芯片顶层防护层完整性检测装置，其特征是，具体地：

正常状态时，在第0个时钟周期上升沿，复位开关S闭合，给积分器复位，电容C两端电压复位至VREF2，由于VREF2>VREF3，比较器COMP输出VC高电平，第1个时钟周期上升沿，复位结束，积分开始，由于VC为高电平，则开关S1闭合，电流I1给电容C充电，使得VA上升，VB下降，在第1个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“1”，则计数器CT记录的“1”个数加一，VB在第1个时钟周期内，下降至低于VREF3，第2个时钟周期上升沿，比较器COMP检测到VB小于VREF3，输出VC为低电平，开关S2闭合，电流I给电容C放电，使得VA下降，VB上升，在第2个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“0”，则计数器CT记录的“0”个数加一，VB在第2个时钟周期内，上升至接近VREF2，第3个时钟周期上升沿，比较器COMP检测到VB大于VREF3，输出VC为高电平，开关S1闭合没电流I1给电容C充电，使得VA上升，VB下降，在第3个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“1”，则计数器CT记录的“1”个数加一，VB在第3个时钟周期内，下降至低于VREF3；以此类推，VB周而复始的上升和下降，由于I1＝I，使得每次VB上升和下降的差值相同，使得比较器COMP交替输出“0”和“1”，第1024个时钟周期，计数器计满1024bit码值，由于“0”和“1”交替出现，1024bit码值中，“1”的个数为512，数字比较器DCMP预存值也为512，当检测结果为512时，数字比较器DCMP比较结果正常，不输出有效报警信号；

当布线层受到短路攻击时，金属线AB有效长度变短，有效电阻值R_AB变小，在同样的外部基准电压VREF1下，I1将变大，使得I1>I，在第0个时钟周期上升沿，复位开关S闭合，给积分器复位，电容C两端电压复位至VREF2，由于VREF2>VREF3，比较器COMP输出VC高电平，第1个时钟周期上升沿，复位结束，积分开始，由于VC为高电平，则开关S1闭合/电流I1给电容C充电，使得VA上升，VB下降，在第1个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“1”，则计数器CT记录的“1”个数加一，VB在第1个时钟周期内，下降至低于VREF3，第2个时钟周期上升沿，比较器COMP检测到VB小于VREF3，输出VC为低电平，开关S2闭合，电流I给电容C放电，使得VA下降，VB上升，在第2个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“0”，则计数器CT记录的“0”个数加一，由于I1>I，故VB在同样时间段内，下降的差值大于上升的差值，因此在第2个时钟周期内，VB虽然上升至超过VREF3，但与VREF2存在一定差距，第3个时钟周期上升沿，比较器COMP检测到VB大于VREF3，输出VC为高电平，开关S1闭合，电流I1给电容C充电，使得VA上升，VB下降，在第3个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“1”，则计数器CT记录的“1”个数加一，VB在第3个时钟周期内，下降至低于VREF3，并且在第3个时钟周期结束时刻所处的电位低于第1个时钟周期结束时刻所处的电位，第4个时钟周期上升沿，比较器COMP检测到VB小于VREF3，输出VC为低电平，开关S2闭合，电流I给电容C放电，使得VA下降，VB上升，在第4个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“0”，则计数器CT记录的“0”个数加一，由于第4个时钟周期起始时刻，VB所处电位较低，在第4个时钟周期内电位上升，但未超过VREF3，第5个时钟周期上升沿，比较器COMP检测到VB仍小于VREF3，输出VC保持低电平，开关S2闭合，电流I继续给电容C放电，使得VB继续上升，在第5个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“0”，则计数器CT记录的“0”个数加一，VB在第5个时钟周期内，上升至超过VREF3，第6个时钟周期上升沿，比较器COMP检测到VB大于VREF3，输出VC为高电平，开关S1闭合，电流I1给电容C充电，使得VA上升，VB下降，在第6个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“1”，则计数器CT记录的“1”个数加一，VB在第6个时钟周期内，下降至低于VREF3，以此类推，VB周而复始的上升和下降，但由于I1>I，使得每次VB上升和下降的差值不相同，使得比较器COMP输出“0”和“1”的个数不同，第1024个时钟周期，计数器计满1024bit码值，由于“0”和“1”个数不同，1024bit码值中，“1”的个数将小于512，数字比较器DCMP预存值为512，当检测到计数器CT输出“1”的个数小于512时，数字比较器DCMP判定受到短路攻击，输出有效报警信号，

当布线层受到断路攻击时，金属线AB断开，等效电阻趋于无穷，I1为0，因此，只存在对电容C的放电电流，故无论开关S1还是S2闭合，VB始终大于VREF3，故比较器COMP始终输出高电平，因此，当数字比较器DCMP检测到计数器CT输出“1”的个数为1024时，则判定受到断路攻击，并输出有效报警信号。