[发明专利]振荡器及时钟产生器

说明书

本揭露揭示一种振荡器及时钟产生器。其中，该振荡器包含振荡器电路及电压电路。所述振荡器电路包含第一晶体管。所述电压电路经配置以在小信号模式中在所述第一晶体管的源极处提供电压摆动，所述第一晶体管的栅极至源极电压与所述振荡器是否能够产生振荡器信号相关联。

技术领域

本发明实施例有关振荡器及时钟产生器。

背景技术

全数字PLL(ADPLL)广泛用于利用数字控制振荡器(DCO)的自然精细分辨率的先进CMOS中。与模拟PLL相比，ADPLL具面积效率且具有相对低电力耗散。

发明内容

根据本发明实施例，一种振荡器包括：振荡器电路，其包含第一晶体管；及电压电路，其经配置以在小信号模式中在所述第一晶体管的源极处提供电压摆动，所述第一晶体管的栅极至源极电压与所述振荡器是否能够产生振荡器信号相关联。

根据本发明实施例，一种振荡器，其包括：振荡器电路，其包含经配置以在小信号模式中提供所述振荡器的回路增益的有源电压增益的第一晶体管及经配置以在小信号模式中在所述第一晶体管的栅极处提供电压摆动的第一电感器；及电压电路，其经配置以在小信号模式中在所述第一晶体管的源极处提供电压摆动，其中所述电压电路与所述第一电感器之间存在互感，且所述电压电路及所述第一电感器提供所述振荡器的所述回路增益的无源电压增益的第一部分；所述无源电压增益的所述第一部分自所述互感导出。

根据本发明实施例，一种时钟产生器，其包括：环形振荡器，其经配置以提供第一延迟信号、第二延迟信号、第三延迟信号及第四延迟信号，其中的各者包含第一逻辑状态及第二逻辑状态，其中所述第一延迟信号的下降边缘及所述第二延迟信号的所述第一逻辑状态在第一时序发生，且所述第一延迟信号的所述第一逻辑状态及所述第二延迟信号的上升边缘在第二时序发生，其中所述第三延迟信号的下降边缘及所述第四延迟信号的所述第一逻辑状态在第三时序发生，且所述第三延迟信号的所述第一逻辑状态及所述第四延迟信号的上升边缘在第四时序发生，其中所述第一时序与所述第二时序之间的第一周期与所述第三时序与所述第四时序之间的第二周期交错，及信号产生电路，其包含：第一电路，所述第一电路包含：第一晶体管，其经配置以朝向供应电压上拉所述第一电路的输出处的电压且响应于所述第一延迟信号而操作；及第二晶体管，其经配置以朝向参考接地下拉所述第一电路的所述输出处的所述电压且响应于所述第二延迟信号而操作；及第二电路，所述第二电路包含：第三晶体管，其经配置以朝向所述供应电压上拉所述第二电路的输出处的电压且响应于所述第三延迟信号而操作；及第四晶体管，其经配置以朝向参考接地下拉所述第二电路的所述输出处的所述电压且响应于所述第四延迟信号而操作，其中所述第一电路的所述输出处的所述电压及所述第二电路的所述输出处的所述电压充当倍压器的输入信号。

附图说明

在结合附图阅读时，从以下[实施方式]最优地理解本揭露的方面。应注意，根据工业中的标准实践，各个装置未按比例绘制。事实上，为清楚论述，可任意增大或减少各个装置的尺寸。

图1是根据本揭露的一些实施例的振荡器的电路图。

图2是根据本揭露的一些实施例的另一振荡器的电路图。

图3是根据本揭露的一些实施例的又一振荡器的电路图。

图4是根据本揭露的一些实施例的又一振荡器的电路图。

图5是根据本揭露的一些实施例的又一振荡器的电路图。

图6是根据本揭露的一些实施例的又一振荡器的电路图。

图7(A)至7(D)绘示根据本揭露的一些实施例的与图6中所展示的第一晶体管相关联的波形。

图8是根据本揭露的一些实施例的图6中所展示的振荡器的半电路的电路图。

图9是根据本揭露的一些实施例的图8中所展示的半电路在小信号模式中的电路图。