[发明专利]一种16×16-digit冗余十进制乘法器

说明书

本发明提供了一种16×16‑digit冗余十进制乘法器，基于ODDS的部分积压缩模块包括二进制部分积压缩树方块、ODDS×6计数器方块、ODDS部分积压缩纠错方块和专用十进制数3:2压缩方块。ODDS×6计数器方块将二进制部分积压缩过程中产生的所有十进制进位进行4‑bit ODDS×6计数操作，其结果为ODDS纠错字。本发明采用4‑bit ODDS×6计数器对十进制进位进行分组计数×6操作，因此可以合并二进制部分积压缩的ODDS数并采用先产生的计数结果先压缩的原则对部分积进行压缩，可以有效地降低十进制乘法器部分积压缩模块的延时。

技术领域

本发明属于数字集成电路领域，尤其涉及一种应用于高性能十进制乘法器的部分积压缩模块。

背景技术

十进制算术运算是人类计算的规范，计算机反映和取代了金融和科学中的手工计算，这些计算几乎都是十进制的算术运算。阿拉伯数字系统即十进制运算系统曾被应用在最早的计算机器中，许多早期的电子计算机都使用了十进制运算，有的甚至还使用了十进制的寻址方式。在冯·诺依曼体系结构被提出后，由于二进制运算速度快和电路实现更为简单等优点，在计算机中采用了二进制的运算方法，目前微处理器中的浮点运算单元一般都是基于二进制系统而不是十进制系统。尽管二进制算术运算被广泛应用于微处理器，数字信号处理器，但十进制小数计算普遍存在于计算机用户的各种运算当中，由于二进制与十进制的转换过程中不可避免地存在误差和舍入(例如，值为0.1的十进制小数在采用二进制表示将转换为无限循环的二进制数)，无法满足商业计算、金融分析、税率计算、会计、保险等领域对十进制算术运算的精度要求。

2008年发行的IEEE754标准修订版本(IEEE754-2008)已经包括了十进制浮点(Decimal Floating Point,DFP)单元的十进制64精度(16-digit)和128精度(34-digit)格式和规范，它标志着十进制算术运算硬件单元研究的新突破。目前，一些处理器中已经成功集成专用的十进制浮点算术运算硬件单元(Decimal Floating Point Unit,DFPU)，IBM面向工作站和服务器的Power 6、Z系列的微处理器和富士通SparcX微处理器等已经嵌入了符合IEEE754-2008标准的十进制浮点算术运算硬件单元。

随着各数据密集型行业的发展，海量数据的十进制处理方式在银行金融、图像压缩、生物医学和医疗等行业领域得到越来越广泛的应用。十进制定点和浮点运算在金融和商业中的重要的作用使得其逐步成为了计算机体系结构中研究的热点。十进制乘法运算主要包括十进制部分积产生、十进制部分积压缩和十进制最终积产生三个模块。十进制乘法器作为十进制浮点乘加运算单元的重要组成部分，其性能将直接影响十进制浮点运算单元的整体性能。因此深入研究十进制乘法器的原理和硬件结构，设计高性能并行十进制乘法器具有重要的意义。

冗余十进制编码格式被用于设计高性能十进制乘法器。基于ODDS部分积阵列的部分积压缩模块可以由二进制部分积压缩树方块、ODDS×6计数器方块、ODDS部分积压缩纠错方块和专用十进制数3:2压缩方块构成。因为十进制数的进位规则为“逢10进1”，而4-bit二进制数的进位规则为“逢16进1”，因此必须对二进制部分积压缩和ODDS部分积压缩纠错方块产生的所有十进制进位进行修正。修正的方法为：用计数器对二进制部分积压缩树和ODDS部分积压缩纠错方块产生的所有十进制进位进行计数×6操作，得到纠错行。常用的计数器包括BCD-8421计数器、4221计数器和ODDS计数器，其中9:4BCD-8421计数器包括3个3:2压缩器延时级(1个3:2压缩器包括2个异或门的延时)；15-bit ODDS计数器包括4个3:2压缩器延时级和一个3位超前进位加法器延时级；本发明所发明的4-bit ODDS×6计数器对8个十进制进位进行计数×6操作时，包括2个4-bit ODDS×6计数器，共产生2个ODDS纠错字，关键路径包括1个异或门和2个二选一数据选择器的延时。