[发明专利]一种8路服务器UPI互连拓扑装置

说明书

技术领域

本发明涉及服务器技术领域，尤其是一种8路服务器UPI互连拓扑装置。

背景技术

Intel Purley平台Skylake多处理器互联总线从QPI1.1升级为UPI，速率可达11.2Gbps。基于UPI的处理器同样有3个port，最高可支持8个处理器互联。UPI由20lane组成，即TX，RX各有20组高速差分信号。跟QPI互联技术不同，UPI时钟机制是嵌入式时钟，类似于PCIe、USB这些IO标准。

随着UPI速率的提高，对硬件设计的要求也更加严格。在具体设计中，线长控制、连接器选型、板材选型、UPI拓扑布局都需要综合考量，因为这些因素对信号误码率、插损都有着直接影响。

现有技术方案是使用4块计算节点，每个计算节点上部署2个处理器。通过一块Backplate将4块计算节点的UPI互联。现有技术方案的缺点是要实现4块计算节点的互联，硬件设计实现起来更复杂。UPI走线长度更长，从而信号质量不能得到保障。并且4块计算节点的堆叠对机箱高度要求更高，增加机箱成本。

发明内容

本发明的目的是提供一种8路服务器UPI互连拓扑装置，可以优化UPI总线的长度和走线，从而达到优化信号质量和节约PCB层数的目的。

为实现上述目的，本发明采用下述技术方案：

一种8路服务器UPI互连拓扑装置，包括计算节点NODE0、计算节点NODE1、背板、UPI mezz，计算节点NODE0和计算节点NODE1上分别部署四颗CPU：计算节点NODE0部署CPU0、CPU1、CPU2、CPU3，CPU0、CPU1、CPU2、CPU3依次进行连接形成第一连接回路，计算节点NODE1部署CPU4、CPU5、CPU6、CPU7，CPU4、CPU5、CPU6、CPU7依次进行连接形成第二连接回路；UPI mezz提供UPI互连的前向连接通道：CPU2与CPU6进行连接，CPU3与CPU7进行连接；背板提供UPI互连的后向连接通道：CPU0与CPU5进行连接，CPU1与CPU4进行连接。

进一步地，所述UPI mezz包括两块UPI中间层连接器：第一UPI中间层连接器提供CPU2与CPU6之间的连接通道，第二UPI中间层连接器提供CPU3与CPU7之间的连接通道。

进一步地，所述UPI mezz包括一块UPI中间层连接器，所述UPI中间层连接器提供提供CPU2与CPU6之间的连接通道、CPU3与CPU7之间的连接通道。

进一步地，所述CPU对应三个端口的UPI，每个UPI对应一个连接器，所述CPU0的一个端口UPI通过第一高速连接器与CPU5连接；所述CPU1的一个端口UPI通过第二高速连接器与CPU4连接。

本发明的有益效果是，

1、本发明8路UPI拓扑结构可以优化UPI总线的长度和走线，从而达到优化信号质量和节约PCB层数的目的。两层计算节点的堆叠可以有效地降低机箱高度，减少机箱成本投入。

2、NODE0、NODE1是计算节点部分。其硬件组成完全相同，计算节点上面部署4颗intel Skylake处理器。4颗处理器呈口字形排列于四角，4颗处理器在一个计算节点内组成一个环形。这种拓扑可以将8路互联UPI通道分为前向和后向两部分，UPI从计算节点前后分别输出，避免从一侧输出而占用更多的空间，从而缩小计算节点宽度。

3、本申请一个实施例设置两块UPI中间层连接器，一方面将UPI分散到两个UPI mezz，这样每个UPI mezz上的高速连接器数量减半。在拆装时，插拔力会减少一半，更加省力，便于操作。第二，两个UPI mezz上面的UPI总线分别连接两个CPU，可以灵活调整UPI mezz的位置，以达到UPI总线线长最短。

附图说明

此处所说明的附图用来提供对本发明的进一步解释，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是使用4块计算节点的UPI互连拓扑连接关系示意图；

图2是本发明实施例一的UPI互联拓扑连接关系示意图；

图3是本发明实施例二的UPI互联拓扑连接关系示意图。

具体实施方式