[发明专利]重布线层的测试方法

说明书

本发明公开一种重布线层的测试方法，一导电层成形于载体的第一表面，重布线层成形于位在第一表面的该导电层以及载体的第二表面，接着于重布线层上执行断路测试及短路测试，由于导电层与位于导电层上的重布线层构成一封闭的回路，若重布线层成形良好则会有负载呈现，此外，由于重布线层与载体的第二区域构成一开启的回路，若重布线层成形良好则不会有负载呈现，因此，可在芯片结合于重布线层之前确定重布线层是否具有缺陷，则将不会因为重布线层的缺陷而浪费良好的芯片。

技术领域

本发明涉及一种在半导体装置工艺中的测试方法，尤其涉及一种测试重布线层的方法。

背景技术

基于可携式电子装置的广泛使用，可携式电子装置中所需要内建的功能越来越多，市场上所需的电子装置不仅要效能佳，还需要轻薄短小，为了满足市场需求，采用一种新的制法是将重布线层(redistribution layer，RDL)直接施加在硅芯片和有机化合物的组合物的表面，重布线层由金属线及通孔所组成的层状物，其提供用以自芯片的接脚传送电力或信号至封装体外部的路径，一般而言，集成电路装置需要高I/O数来实现高性能。然而，对于固定的芯片尺寸来说，芯片的面积可能不足以提供空间给大量的I/O数使用，此问题可通过重布线层加以解决，同时，由于缩短了传送路径，故性能预计会更好、且耗能更低。

有几种方法可以执行该种技术，其中一种为所谓的「后芯片(chip-last)」工艺，后芯片封装的工艺顺序，先将重布线层成形在载体上，再将芯片结合于重布线层上。在后芯片工艺中，由于电路的不完整性，在芯片结合之前无法确定重布线层的电性，因此，若良好的芯片结合于有缺陷的重布线层上，则会浪费该良好的芯片，因而导致产量损失并增加生产成本。基于有缺陷的重布线层只能在芯片结合于其上后加以确定，所以在不清楚其品质的前提下，将良好的芯片结合在重布线层上是具有风险的。

发明内容

有鉴于此，本发明的目的在于针对工艺中无法在结合芯片前获知重布线层的电性进行改良。

为达到上述的发明目的，本发明所采用的技术手段为创作一种重布线层的测试方法，其中包括：

成形一导电层于一载体的第一表面的第一区域上；

成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；

于该重布线层上执行一断路测试及一短路测试。

本发明所采用的另一手段为创作一种重布线层的测试方法，其中包括：

成形一导电层于一载体的第一表面的第一区域上；

成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；

于该重布线层上执行一断路测试及一短路测试；

成形一后续重布线层于先前的重布线层上；

于该后续重布线层上执行一断路测试及一短路测试；

判断是否要成形下一接续重布线层，若是，则回到成形一后续重布线层的步骤。

本发明的优点在于，通过导电层与重布线层所构成的封闭回路，可在芯片未结合前先测试重布线层的电性，则确保后续使用良好的重布线层与芯片相结合，以避免将良好的芯片结合于损坏的重布线层上，而浪费良好的芯片。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明的第一实施例流程图；

图2A至2E为本发明的导电层实施为不同图案的示意图；

图3为本发明的成形导电层时的流程图；

图4A至4F、图5及图6为本发明的各步骤进行时的结构剖面图；