[发明专利]具有用于抵抗变形的扶壁结构的三维集成电路装置

说明书

一种集成电路，包括位于叠层区中的叠层及位于所述叠层区之外的区。设置于叠层之外的扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的材料在朝向所述叠层区的方向上的膨胀。

技术领域

本发明涉及可在制造期间经受变形应力的包括三维(3D)存储器装置的高密度集成电路装置。

背景技术

三维集成电路包括材料的叠层，在叠层中设置有多个电路元件平面。举例而言，已开发出用于叠层多级(multiple levels)存储单元以达成较高储存容量的技术。研究者已开发出例如位成本可缩放(Bit Cost Scalable，BiCS)存储器、百万兆单元阵列晶体管(Terabit Cell Array Transistor，TCAT)、及垂直与非(Vertical NAND，V-NAND)等各种结构。对于这些类型的结构以及包括由被绝缘(或无源)层分离开的有源层形成的叠层的其他复杂结构，形成导体或其他电路元件来连接所述叠层深处的层与上部层(upper layers)或连接所述叠层深处的层与图案化金属层通常是有用的，所述图案化金属层是位于所述叠层之上用于周边电路的连接。

然而，这些导体或其他电路元件可能是难以形成的。当所述叠层被刻蚀以在可包括高深宽比(aspect ratio)沟道的中间结构中界定图案时，所述中间结构易于因制造工艺或环境而变形。

图1是对三维(3D)与非非易失性存储器装置的简化说明，所述三维与非非易失性存储器装置中具有由位于基底100上的交替的导电层(例如，111、113、115、117)与绝缘层(例如，110、112、116、118)形成的叠层、以及位于所述叠层中的多个存储器柱(例如，130-137)及多个高深宽比沟道(例如，120、121、122、123)。如图1中所见，所述叠层因例如由环绕结构的热膨胀引起的应力或其他应力而变形。此种变形会增加填充沟道的难度。

图2是对三维(3D)与非非易失性存储器装置的简化说明，在所述三维与非非易失性存储器装置中，沟道中的导体(例如，201、202、203、204)由于因导体的沉积引发的应力而变形。在填充沟道前或填充沟道后形成的变形，将引起柱(pillars)及导电线的位置改变。这些位置改变可能引起与上部层结构的对齐问题，且常常在后端(back-end-of-line，BEOL)路由中导致与实施于叠层之上的图案化导体层的错接(misconnection)及/或错位(misalignment)。

期望能提供一种变形得到减少的三维集成电路结构。其可提高延伸穿过叠层或延伸至所述叠层中的电路元件的质量，并提高后端路由及其他结构的对齐容差(alignmenttolerance)。

发明内容

阐述一种用于制作扶壁结构的工艺及所得结构，所述所得结构可反抗所形成装置的由应力引发的变形。

在一个方案中，本文所述的一种集成电路包括：叠层区及所述叠层区之外的区，位于基底之上；叠层，包括多个层，设置于所述叠层区中；多个电路元件，延伸穿过所述叠层；以及扶壁结构，设置于所述叠层区周围，所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的所述区中的材料在朝向所述叠层区的方向上的膨胀。

在另一方案中，本文所述的一种制造集成电路的方法包括：在基底上的叠层区中形成包括多个层的叠层；在所述叠层周围形成扶壁结构；在形成所述扶壁结构后，刻蚀穿过所述叠层中的所述多个层，以在所述叠层中形成多个开口的图案；以及使用导电材料或半导电材料填充所述叠层中的所述开口中的至少某些开口，以在所述叠层中形成电路元件。

在又一方案中，本文所述的一种集成电路包括：由有源层及无源层形成的叠层，设置于基底之上；多个垂直导体，延伸穿过所述由有源层及无源层形成的叠层；以及环绕所述叠层的区，包括位于填充材料中的扶壁结构，其中所述扶壁结构包含杨氏模量(Young’smodulus)大于所述填充材料的材料。