[发明专利]改善法拉第环电阻的方法

说明书

本发明公开了一种改善法拉第环电阻的方法，包含：首先使用PVD方法淀积一层硅化钨的薄膜，然后再使用CVD方法淀积一层硅化钨薄膜。本发明通过两步的硅化钨成膜方式，先生长的PVD硅化钨薄膜可有效避免由于多晶硅或氧化硅形貌的陡直而形成的缝隙，之后再生长一层CVD硅化钨薄膜，同种材料的具有良好的融合特性，这样就可以兼顾较好的台阶覆盖性和较低的薄膜电阻。

技术领域

本发明涉及半导体制造领域，特别是指一种改善法拉第环电阻的方法。

背景技术

RF LDMOS（射频LDMOS）的制造工艺中，栅极的侧壁形貌比较陡直。法拉第环（法拉第环Shield）是覆盖在多晶硅栅极之上的一层用于调制电场的硅化物，硅化物一般采用CVDLPG的钨的硅化物。由于台阶覆盖性能不是很好，容易产生缝隙，当法拉第环 的线宽变小的时候，容易在钨的硅化物上刻蚀后的湿法清洗的步骤产生剥离现象。

采用PVD 方法沉积硅化钨可以较好的解决台阶覆盖性的问题。但硅化钨刻蚀工艺之后淀积氧化层，形成硼磷硅玻璃并进行高温回流工艺增加流动性以改善表面形貌，一般工艺温度达到800～1000℃。 之后的热预算对PVD沉积硅化钨的电阻有很大的影响。这可能是因为两种工艺成膜的温度有很大差异。CVD成膜温度在575℃,而PVD 硅化钨的成膜温度仅有300℃。

发明内容

本发明所要解决的技术问题在于提供一种改善法拉第环电阻的方法，具有较好的台阶覆盖性和较低的薄膜电阻。

为解决上述问题，本发明所述的改善法拉第环电阻的方法，包含：首先使用PVD方法淀积一层硅化钨的薄膜，然后再使用CVD方法淀积一层硅化钨薄膜,之后图案化形成法拉第环。

PVD淀积具有较好的台阶覆盖性能，形成的硅化钨薄膜与多晶硅栅极或氧化硅具有良好的附着效果。

CVD形成的硅化钨薄膜能很好地与PVD形成的硅化钨薄膜贴合，并且具有较低的薄膜电阻。

本发明通过两步的硅化钨成膜方式，先生长一层PVD硅化钨薄膜，这样可以避免由于多晶硅或氧化硅形貌的陡直而形成的缝隙，之后再生长一层CVD硅化钨薄膜，同种材料的具有良好的融合特性，这样就可以兼顾较好的台阶覆盖性和较低的薄膜电阻。

附图说明

图1 是本发明先用PVD工艺淀积第一层硅化钨薄膜的示意图。

图2 是本发明再使用CVD工艺淀积第二层硅化钨薄膜的示意图。

图3 是本发明工艺流程图。

具体实施方式

本发明所述的改善法拉第环电阻的方法，如图1所示，在LDMOS器件的多晶硅栅极形成之后，后续在多晶硅栅极上（包含在多晶硅栅极上淀积覆盖的氧化硅介质层），首先使用PVD方法淀积一层硅化钨的薄膜1，由于PVD淀积工艺具有较好的台阶覆盖性能，使硅化钨薄膜1与多晶硅或者氧化硅直接具有良好的附着效果，能够较完美地贴合多晶硅栅极的表面形貌。

然后再如图2所示，在之前的基础上，使用CVD方法再淀积一层硅化钨薄膜2，CVD形成的硅化钨薄膜能很好地与PVD形成的硅化钨薄膜贴合，并且具有较低的薄膜电阻。通过两步的硅化钨成膜方式，先成长的一层PVD硅化钨薄膜可有效避免由于多晶硅形貌的陡直而形成的缝隙，表面形貌复制性好，之后再生长一层CVD硅化钨薄膜，电阻率低，同种材料的具有良好的融合特性，这样就可以兼顾较好的台阶覆盖性和较低的薄膜电阻。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。