[发明专利]一种具有高电源抑制比的偏置电路

说明书

一种具有高电源抑制比的偏置电路，属于模拟集成电路设计领域。利用基准电压减去两个BE结压降产生一个与绝对温度成正比的电压，再通过电阻R1产生与绝对温度成正比的电流，产生的电流受电压影响较小，通过第一PNP型三极管QP1和第三NPN型三极管QN3的级联将第二PMOS管的漏极电压钳位在VCC‑V_{SG_MP1}‑V_{EB_QP1}，减小第二PMOS管MP2对电源电压的依赖性，从而使输出的偏置保持相对稳定；此外利用两个负反馈环路稳定第二PMOS管MP2的栅极电压和漏极电压，结合两个负反馈环路的相互作用，将输出的偏置电流的电源抑制能力进行提升；最后利用自偏置结构进一步加强整体偏置电路的电源抑制比。本发明提供的偏执电路，具有高的电源抑制比和良好的线性调整性能。

技术领域

本发明属于模拟集成电路设计领域，具体涉及一种高电源抑制比偏置电路的设计。

背景技术

随着集成电路工艺的快速发展，短沟道器件恶化了沟调问题，使得电流偏置对漏源电压具有很大的依赖性。传统的一种解决方案是使用共源共栅电流镜，通过将镜像管漏源电位变化压缩为原来的1/g_mr_O来实现较高的镜像精度，但是这种结构需要消耗额外的电压余度。另一种简单的方案是增大晶体管的沟道长度，削弱沟道长度调制效应，但是这需要占用相当大的面积。因此，传统的电流镜方案均无法缓解因电源轨抖动改变而造成的偏置变化。

发明内容

针对上述不足之处，本发明提供一种具有高电源抑制比的偏置电路，运用负反馈技术，能够使输出偏置保持相对稳定，具有高的电源抑制比和良好的线性调整性能。

本发明的技术方案为：

一种具有高电源抑制比的偏置电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NPN型三极管QN1、第二NPN型三极管QN2、第三NPN型三极管QN3、第一PNP型三极管QP1和电阻R1，

第一NPN型三极管QN1的基极和集电极互连并连接第二NPN型三极管QN2的基极和电阻R1的一端，第一NPN型三极管QN1和第二NPN型三极管QN2的发射极接地；

电阻R1的另一端接第一PNP型三极管QP1的集电极和第三NPN型三极管QN3的发射极，第三NPN型三极管QN3的基极连接基准电压VREF，其集电极接第一PNP型三极管QP1的基极和第二PMOS管MP2的漏极；

第一PMOS管MP1的基极连接第二PMOS管MP2和第三PMOS管MP3的栅极、第四PMOS管MP4的漏极以及第一PNP型三极管QP1的发射极，其漏极连接第四PMOS管MP4的源极；

第五PMOS管MP5的栅漏互连并连接第四PMOS管MP4和第六PMOS管MP6的栅极以及第二NPN型三极管QN2的集电极，第六PMOS管MP6的源极连接第三PMOS管MP3的漏极，其漏极作为所述偏置电路的输出端输出偏置电流；

第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第五PMOS管MP5的源极接电源电压VCC。

具体的，所述基准电压VREF的电压值为两倍带隙电压。

本发明的有益效果为：本发明电路中的两个负反馈环路稳定了第二PMOS管MP2的栅极电压和漏极电压，减小了电源电压的波动影响和沟道调制效应；另外第四PMOS管MP4，第五PMOS管MP5，第一NPN型三极管QN1和第二NPN型三极管QN2构成的自偏置结构进一步加强了整体偏置电路的电源抑制比；本发明提供的偏执电路，具有高的电源抑制比和良好的线性调整性能。

附图说明

图1为本发明提出一种具有高电源抑制比的偏置电路的架构图。